存储器系统及只读存储器系统技术方案

本发明专利技术提供一种存储器系统及只读存储器系统，用以缩短存储单元的存取时间。上述存储器系统包括：至少一存储单元、至少一位线放电次系统，具有至少一放电模组，每个放电模组耦接至位线，而位线又耦接至至少一存储单元，用以在放电控制信号触发时，将位线降低一电压电平；至少一感测放大器，耦接至位线，用以在选取的存储单元中决定所要储存的数据；以及至少一锁存模组，用以在锁存致能信号触发时，储存由感测放大器决定所要储存的数据。其中放电控制信号在锁存致能信号触发之前被触发，以便降低位线的电压电平而加速数据的读取。本发明专利技术可缩短存储单元的存取时间。

【技术实现步骤摘要】

本专利技术是有关于集成电路设计，特别是有关于一种在触发数据储存前对存储器位线放电的系统，以增加读取速度。
技术介绍
各式型态的存储器广泛地应用于今日的计算装置。它们包括只读存储器(read only memory；ROM)及随机存取存储器(random access memory；RAM)。ROM一般用于计算机装置中的储存媒介。因为它不易被写入，所以主要用途为储存韧体(firmware)或与硬件密切相关的软件，且不需经常升级。传统用来感测存储单元状态的方法是利用感测放大器配合锁存器(latch)。因为已充电的位线(Bit-line)会漏电至既定“High”与“Low”状态的电压电平，所以感测放大器从感测已充电的位线的电压来决定存储单元的状态。然而，已充电的位线漏电至既定“High”与“Low”状态的电压电平所需的时间幅度并不相同。因为“High”状态的电压电平远高于“Low”状态的电压电平，所以从“High”状态的电压电平漏电至“Low”状态的电压电平所需的时间幅度相当大。读取幅度受电压漏电至既定电压电平需要的时间幅度所影响。若无足够的读取幅度会影响读取结果而造成可靠度问题。目前本文档来自技高网...

【技术保护点】
一种存储器系统，所述存储器系统包括：　　　　至少一存储单元；　　　　至少一位线放电次系统，具有至少一放电模组，每一放电模组耦接至一位线，而上述位线又耦接至至少一存储单元，以便在一放电控制信号触发时，降低上述位线的一电压电平；　　　　至少一感测放大器，耦接至上述位线，用以在一选取的存储单元中决定所要储存的数据；以及　　　　至少一锁存模组，用以在一锁存致能信号触发时，储存由上述感测放大器决定所要储存的数据，　　　　其中上述放电控制信号在上述锁存致能信号触发之前被触发，以便降低上述位线的电压电平而加速数据的读取。

【技术特征摘要】
US 2005-5-13 11/128,8461.一种存储器系统，所述存储器系统包括至少一存储单元；至少一位线放电次系统，具有至少一放电模组，每一放电模组耦接至一位线，而上述位线又耦接至至少一存储单元，以便在一放电控制信号触发时，降低上述位线的一电压电平；至少一感测放大器，耦接至上述位线，用以在一选取的存储单元中决定所要储存的数据；以及至少一锁存模组，用以在一锁存致能信号触发时，储存由上述感测放大器决定所要储存的数据，其中上述放电控制信号在上述锁存致能信号触发之前被触发，以便降低上述位线的电压电平而加速数据的读取。2.根据权利要求1所述的存储器系统，其特征在于，更包括一预先充电模组，用以对耦接至上述位线的一信号进入线充电，进而对上述位线充电。3.根据权利要求1所述的存储器系统，其特征在于，更包括一位线选择模组，用以将上述感测放大器耦接至一所选取的位线，以存取上述所被选取的存储单元。4.根据权利要求1所述的存储器系统，其特征在于，每一放电模组是一晶体管，当上述放电控制信号作用于上述晶体管的栅极时，用以降低上述位线的电压电平。5.一种只读存储器系统，所述只读存储器系统包括至少一存储单元；至少一位线放电次系统，具有至少一放电模组，每一放电模组耦接至一位线，而上述位线又耦接至至少一存储单元，以便在一放电控制信号触发时，降低上述位线的一电压电平；至少一感测放大器，耦接至上述位线，用以在一选取的存储单元中决定所要储存的数据；以及至少一锁存模组，用以在一锁存致能信号触发时，储存由上述感测放大器决定所要储存的...

【专利技术属性】
技术研发人员：李政宏，吴经纬，廖宏仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]