具有掩埋位线的半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件，包括：有源区，所述有源区具有侧壁，所述侧壁包括侧壁台阶；在所述侧壁台阶的表面之下形成的结；和被配置为与所述结相接触的掩埋位线。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及半导体器件及其制造方法，具体地涉及。
技术介绍
为了降低存储器件的尺寸，正在开发4F2(其中，F表示最小特征尺寸)的三维(3D) 单元。3D单元的例子包括垂直单元。垂直单元包括柱状有源区；对用于隔离有源区的沟槽的一部分进行填充的掩埋位线；和形成在有源区的侧壁上的垂直栅。图1是说明现有的半导体器件的垂直单元的截面图。参见图1，在衬底11之上形成多个有源区12。每个有源区12具有多个侧壁，并且每个侧壁具有垂直轮廓。将相邻的有源区12隔离开的沟槽13的内部被部分地填充有掩埋位线14。此外，结15形成在每个有源区12上。结15与掩埋位线14相接触。绝缘层16提供结15与掩埋位线14之间的接触部分，并且绝缘层16覆盖每个有源区12和每个硬掩模层17的表面。结15形成在有源区12的任何一个侧壁的一部分上，以形成与结15稳定接触的金属掩埋位线14。此外，由于掩埋位线14具有填充沟槽13的下部的形状，因此结15的高度应当位于有源区12的侧壁的下部中。然而，难以沿着各个有源区12的任何一个侧壁将结15 —致地形成在一定的高度处。为了这样做，需要大量的掩模工艺和其它制造工艺。尤其地，随着半导体器件的尺寸的减小，每个有源区12中的结15可能经常会对不准。此外，因为要重复地进行诸如剥离 (stripping)、沉积和刻蚀这些有难度的工艺，因此，考虑到吞吐量，试图在各个有源区12 中将结15对准是不利的。另外，由于有源区12被形成为具有预定的高度并且它们之间的空间狭窄，因此更加难以在有源区12的一个侧壁的一部分上形成结15。形成结15可能需要倾斜离子注入工艺。为了执行倾斜离子注入工艺，将具有有源区12和沟槽13的衬底11关于这种离子注入工艺以某个角度放置。由于有源区12之间的空间狭窄，在倾斜离子注入工艺期间可能发生遮蔽效应。由于遮蔽效应，离子可能没有被注入到目标位置，并且结15的深度可能不一致。
技术实现思路
本专利技术的一个实施例涉及一种可以实现掩埋位线与结之间的稳定接触的半导体器件及其制造方法。本专利技术的另一个实施例涉及一种可以具有在一致的高度处与掩埋位线相接触的结的半导体器件及其制造方法。根据本专利技术的一个实施例，一种半导体器件包括有源区，所述有源区具有侧壁， 所述侧壁包括侧壁台阶；结，所述结形成在侧壁台阶的表面之下；和掩埋位线，所述掩埋位线被配置为与结相接触。相邻的有源区可以由沟槽隔离开，并且掩埋位线可以填充沟槽的一部分。有源区可以由第一沟槽和第二沟槽而被隔离，并且第一沟槽的一个侧壁和第二沟槽的一个侧壁可以对准为具有垂直轮廓，第一沟槽的另一个侧壁和第二沟槽的另一个侧壁可以提供侧壁台阶。根据本专利技术的另一个实施例，一种制造半导体器件的方法包括以下步骤通过刻蚀衬底来形成沟槽，所述沟槽在一个侧壁上具有侧壁台阶；在所述侧壁台阶的表面之下形成结；和形成掩埋位线，所述掩埋位线与结相接触。通过离子注入工艺来执行形成结的步骤。形成沟槽的步骤可以包括通过对衬底进行第一次沟槽刻蚀工艺来形成第一沟槽；和通过第二次沟槽刻蚀工艺将所述衬底刻蚀得比所述第一沟槽深来形成第二沟槽，所述第二沟槽在与第一沟槽相连接的部分提供侧壁台阶。第一次沟槽刻蚀工艺和第二次沟槽刻蚀工艺可以是各向异性刻蚀工艺。可以通过使衬底倾斜来执行第二次沟槽刻蚀工艺。根据本专利技术的又一个实施例，一种制造半导体器件的方法包括以下步骤通过刻蚀衬底形成第一沟槽；形成牺牲层，所述牺牲层使第一沟槽的一个侧壁暴露并使第一沟槽的底部的一部分暴露；通过刻蚀第一沟槽的底部的暴露部分来形成第二沟槽，所述第二沟槽提供侧壁台阶；在侧壁台阶的表面之下形成结；和形成掩埋位线，所述掩埋位线与结相接触。附图说明图1是说明现有的半导体器件的垂直单元的截面图。图2是说明根据本专利技术的第一实施例的半导体器件的结构的截面图。图3A到3J是说明制造图2的半导体器件的方法的截面图。图4是说明根据本专利技术的第二实施例的半导体器件的结构的截面图。图5A到5N是说明制造图4的半导体器件的方法的截面图。具体实施例方式下面将参考附图更加详细地描述本专利技术的示例性实施例。然而，本专利技术可以用不同的方式来实施而不应当被理解为限于本文所描述的实施例。确切地说，提供这些实施例以使得本说明书对于本领域技术人员来说，是清楚且完整的，且充分传达本专利技术的范围。在本说明书中，在本专利技术的各幅附图和各个实施例中，相同的附图标记表示相同的部分。附图并非按比例绘制，在一些实例中，为了清楚说明实施例的特征，已经放大了比例。当提及第一层在第二层“上”或者在衬底“上”时，不仅涉及第一层直接形成在第二层上或衬底上的情形，也涉及在第一层与第二层之间或者在第一层与衬底之间存在第三层的情形。图2是说明根据本专利技术的第一实施例的半导体器件的结构的截面图。参见图2，形成沟槽105，以将衬底21B上的相邻的多个有源区110隔离开。沟槽 105具有双重结构，所述双重结构包括在深度方向上延伸的第一沟槽M和第二沟槽26。每个有源区110具有多个侧壁，并且所述多个侧壁中的一个侧壁具有侧壁台阶106。从沟槽 105来看，沟槽105的任何一个侧壁具有侧壁台阶106。结27形成在侧壁台阶106的表面， 掩埋位线108被形成为与结27相接触。结27可以包括被注入了杂质离子的源或者漏。掩埋位线108对有源区110之间的沟槽105的一部分进行填充。掩埋位线108包括第一导电层四和第二导电层30。掩埋位线108填充沟槽105的一部分，以使掩埋位线108覆盖侧壁台阶106的边缘。第一导电层四可以包括多晶硅层，第二导电层30可以包括金属层。另外，可以在沟槽105内部形成封阻层28A和^B，以覆盖有源区110的侧壁而暴露结27的一部分。此外，衬垫层图案22A和硬掩模图案23可以层叠在有源区110之上。图3A到3J是说明制造图2的半导体器件的方法的截面图。参见图3A，在衬底21之上形成衬垫层22。衬底21可以是硅衬底。衬垫层22包括从氧化物层、氮化物层和多晶硅层中选择的至少一种材料。例如，衬垫层22可以是通过层叠氧化物层和氮化物层或者层叠氧化物层和多晶硅层而形成的双层。在衬垫层22上形成硬掩模图案23。通过在衬垫层22之上形成硬掩模层并且使用沟槽掩模(未示出)作为刻蚀阻挡层对硬掩模层进行刻蚀，来形成硬掩模图案23。硬掩模图案23具有足够的厚度以在后续的两个沟槽刻蚀工艺中用作刻蚀阻挡层。此外，硬掩模图案23具有足够的耐刻蚀性和刻蚀选择性，以用于在后续的倾斜刻蚀工艺期间获得垂直轮廓。这里，倾斜刻蚀指的是第二次沟槽刻蚀工艺(secondary trench etch process)，第二次沟槽刻蚀工艺是后续的两个沟槽刻蚀工艺中的第二个。硬掩模图案23可以包括氧化物层或者氮化物层。参见图:3B，利用硬掩模图案23作为刻蚀阻挡层来进行第一次沟槽刻蚀工艺 (primary trench etch process) 101。例如，使用硬掩模图案23作为刻蚀阻挡层来对衬垫层22进行刻蚀，然后通过将衬底21刻蚀到一定深度来形成第一沟槽24。第一沟槽M可以是线型的沟槽。即，第一沟槽M可以具有沿着与图3B所示的截面垂直的方向延伸的线状。第一次沟槽刻蚀工艺101可以是能够沿直线进行刻蚀的各向异性刻蚀。因此，第一次沟槽刻本文档来自技高网...

【技术保护点】
１．一种半导体器件，包括：有源区，所述有源区具有侧壁，所述侧壁具有侧壁台阶；结，所述结形成在所述侧壁台阶的表面之下；和掩埋位线，所述掩埋位线被配置为与所述结相接触。

【技术特征摘要】
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【专利技术属性】
技术研发人员：董且德，金奎显，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR