本发明专利技术提供了一种三维半导体存储装置。所述三维半导体存储装置包括具有单元阵列区域的基底，所述单元阵列区域包括一对子单元区域和设置在所述一对子单元区域之间的捆绑区域。多个子栅极顺次堆叠在每个子单元区域内的基底上，互连件分别电连接到延伸进入捆绑区域的堆叠的子栅极的延伸部。互连件中的每一个分别电连接到位于相同高度并设置在所述一对子单元区域内的子栅极的延伸部。
【技术实现步骤摘要】
本专利技术涉及半导体装置，更具体地讲，涉及三维半导体存储装置。
技术介绍
随着电子工业的高度发展，半导体存储装置的集成度的要求也在不断提高。集成 度是确定产品价格的一个重要因素。例如，随着集成度增加，半导体存储装置的价格会降 低。由于这个原因，半导体装置尤其需要更高的集成度。通常，由于通过单位存储器单元的 二维面积可确定半导体装置的集成度，因此，集成度会极大地受形成精细图案的技术水平 的影响。然而，由于高昂的设备和/或半导体制造工艺中的难度，将图案精细化会存在限 制。近来，为了克服这些限制，建议采用具有三维结构的半导体存储装置。然而，这种 新结构会带来各种问题，例如，产品的可靠性降低和/或运行速度降低。因此，为了克服这 些问题，已经积极地开展了很多研究。
技术实现思路
本公开的目的在于提供一种具有良好的可靠性的三维半导体存储装置。本公开还提供了一种能够以高速运行的三维半导体存储装置。本专利技术构思的实施例可提供一种三维半导体存储装置，该装置包括基底，包括单 元阵列区域，所述单元阵列区域包括一对子单元区域以及位于所述一对子单元区域之间的 捆绑区域；多个子栅极，顺次堆叠在位于每个子单元区域中的基底上，子栅极中的每一个包 括横向延伸进入捆绑区域的延伸部；竖直型沟道图案，顺次穿透各个子单元区域内的堆叠 的子栅极；互连件，分别电连接到堆叠的子栅极的延伸部，各个互连件分别电连接到设置在 所述一对子单元区域内的子栅极的延伸部，并位于相同高度。在一些实施例中，堆叠的子栅极的延伸部的形状可为台阶结构。在其他实施例中，所述装置还可包括数据存储层，设置在竖直型沟道图案和子栅 极之间；位线，电连接到竖直型沟道图案的顶端。在这种情况下，互连件可延伸进入子单元 区域，并交叉越过所述位线。在另外的其他实施例中，所述装置还可包括导线，电连接到基底的顶表面的一部 分上，并沿着与互连件的纵长方向垂直的方向延伸。在这种情况下，互连件设置在捆绑区域 中。本专利技术构思的一些实施例可提供一种三维半导体存储装置，包括基底，所述基底 包括单元阵列区域，所述单元阵列区域包括第一子单元区域、第二子单元区域以及位于所 述第一子单元区域和第二子单元区域之间的捆绑区域；多个第一子栅极，顺次堆叠在位于第一子单元区域中的基底上，每个第一子栅极包括横向延伸进入捆绑区域的延伸部；多个 第二子栅极，顺次堆叠在位于第二子单元区域中的基底上，每个第二子栅极包括横向延伸 进入捆绑区域的延伸部；第一竖直型沟道图案和第二竖直型沟道图案，所述第一竖直型沟 道图案穿透第一子单元区域内堆叠的第一子栅极，第二竖直型沟道团穿透第二子单元区域 内堆叠的第二子栅极；第一位线和第二位线，分别电连接到第一竖直型沟道图案的顶端和 第二竖直型沟道图案的顶端，所述第一位线和第二位线相互平行；多条捆绑线，跨过第一位 线和第二位线，其中，捆绑线中的每一个电连接到位于相同高度的第一子栅极的延伸部和 第二子栅极的延伸部。本专利技术构思的其他实施例提供了一种三维半导体存储装置，包括基底，所述基底 包括单元阵列区域，所述单元阵列区域包括第一子单元区域、第二子单元区域以及设置所 述第一子单元区域和第二子单元区域之间的第一捆绑区域；多个第一子栅极，顺次堆叠在位于第一子单元区域的基底上，每个第一子栅极包 括横向延伸进入第一捆绑区域的延伸部；多个第二子栅极，顺次堆叠在位于第二子单元区域的基底上，每个第二子栅极包 括横向延伸进入第一捆绑区域的延伸部；第一竖直型沟道图案和第二竖直型沟道图案，所述第一竖直型沟道图案穿透第一 子单元区域内堆叠的第一子栅极，第二竖直型沟道图案穿透第二子单元区域内堆叠的第二 子栅极；第一导线，设置在第一捆绑区域内，并电连接到第一捆绑区域内的基底的顶表面 的一部分上；多个第一互连件，设置在第一捆绑区域内，并沿着与第一导线的纵长方向垂直的 方向相互平行地延伸，多个第一互连件中的每一个电连接到位于相同高度的第一子栅极的 延伸部和第二子栅极的延伸部。附图说明包含的附图提供了对本专利技术构思的进一步理解，所述附图包含在说明书中并构成 说明书的一部分。所述附图示出了专利技术构思的示例性实施例，并与相应的描述一起解释了 本专利技术构思的原理。在附图中图1是示出根据本专利技术构思的第一实施例的三维半导体存储装置的俯视图；图2A是沿图1的Ι-Γ线截取的截面图；图2B是沿图1的ΙΙ-ΙΓ线截取的截面图；图2C是沿图1的ΙΙΙ-ΙΙΓ线截取的截面图；图2D是沿图1的IV-IV'线截取的截面图；图2E是沿图1的V-V'线截取的截面图；图2F是沿图1的V-V'线截取的截面图，用于解释连接到基底的顶表面的一部分 的导线的变型示例，所述基底位于根据本专利技术构思的第一实施例的三维半导体存储装置中 的捆绑区域中；图3是示出根据本专利技术构思的第一实施例的三维半导体存储装置的立体图；图4A是示出根据本专利技术构思的第一实施例的三维半导体存储装置的一个变型示例的俯视图；图4B是示出根据本专利技术构思的第一实施例的三维半导体存储装置的另一变型示 例的俯视图；图4C是示出根据本专利技术构思的第一实施例的三维半导体存储装置的又一变型示 例的俯视图；图4D是示出根据本专利技术构思的第一实施例的三维半导体存储装置的又一变型示 例的俯视图；图5是沿图1的IV-IV’线截取的截面图，用于解释根据本专利技术构思第一实施例的 三维半导体存储装置的又一变型示例；图6A是示出根据本专利技术构思的第一实施例的三维半导体存储装置的又一变型示 例的立体图；图6B是沿图6A的VI-VI，线截取的截面图；图6C是沿图6A的VII-VII，线截取的截面图；图6D是沿图6A的VIII-VIII’线截取的截面图，用于解释电连接到基底的一部分 顶表面的导线的变型示例，所述基底位于图6A的三维半导体存储装置中包含的捆绑区域 内；图7A、8A、9A、10A和IlA是沿图1的1_1’线截取的截面图，分别用于解释形成根 据本专利技术构思的第一实施例的三维半导体存储装置的方法；图7B、8B、9B、10B和IlB是沿图1的III-III，线截取的截面图，分别用于解释形 成根据本专利技术构思的第一实施例的三维半导体存储装置的方法；图12是示出根据本专利技术构思的第二实施例的三维半导体存储装置的立体图；图13是图12中示出的三维半导体存储装置的俯视图；图14是示出根据本专利技术构思的第二实施例的三维半导体存储装置的一个变型示 例的俯视图；图15是示出根据本专利技术构思的第二实施例的三维半导体存储装置的另一变型示 例的俯视图；图16是示出根据本专利技术构思的第二实施例的三维半导体存储装置的又一变型示 例的俯视图；图17是示意性示出包含根据本专利技术构思的实施例的三维半导体存储装置的电子 系统的一个示例的框图；图18是示意性示出包含根据本专利技术构思的实施例的三维半导体存储装置的存储 卡一个示例的框图。具体实施例方式将参照附图更详细地描述本专利技术构思的优选实施例。通过参照下面对优选实施例 的详细描述以及附图，将会更容易地理解本专利技术构思的优点和特点。然而，本专利技术构思的示 例性实施例可以以多种不同的形式实施，不应该理解为限于这里阐述的实施例。相反，提供 这些实施例会使得本专利技术的公开彻底和完整，并且将本专利技术构思的范围全部传达给本领域 技术人员，本专利技术构思的实施例仅仅由权利要求限定本文档来自技高网...
【技术保护点】
１．一种三维半导体存储装置，包括：基底，包括单元阵列区域，所述单元阵列区域包括一对子单元区域以及位于所述一对子单元区域之间的捆绑区域；多个子栅极，顺次堆叠在位于每个子单元区域中的基底上，每个子栅极包括横向延伸进入捆绑区域的延伸部；竖直型沟道图案，顺次穿透各个子单元区域内的堆叠的子栅极；互连件，分别电连接到堆叠的子栅极的延伸部，各个互连件分别电连接到设置在所述一对子单元区域内的子栅极的延伸部，并位于相同高度。
【技术特征摘要】
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【专利技术属性】
技术研发人员：沈善一，许星会，金汉洙，张在薰，赵厚成，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR
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