半导体装置及其制造方法制造方法及图纸

本发明专利技术涉及半导体装置及其制造方法。在沟槽分离的SOI基板形成有IGBT及其控制电路等的半导体装置中，需要改善IGBT的高耐压化及关断特性等。在虚设半导体基板(16)形成N型外延层(8)，在N型外延层形成沟槽(30)，在沟槽侧壁及N型外延层表面形成N型缓冲层(7)，接着形成P型埋入集电极层(6)，通过埋入绝缘膜(5)覆盖沟槽底面及P+型埋入集电极层上方。通过多晶硅膜(3)覆盖埋入绝缘膜上方，并将P型半导体基板(1)隔着绝缘膜(2)与该多晶硅膜贴合后除去虚设半导体基板(16)，从而形成具备呈大致同一平面状地露出的沟槽底面的埋入绝缘膜(5)、P+型埋入集电极层、N型缓冲层、N型漂移层(8a)等的SOI基板。在该SOI基板形成IGBT等。

【技术实现步骤摘要】

本专利技术涉及将形成在沟槽分离的SOI (Silicon on Insulator 绝缘体上硅)基板上的IGBTansulated Gate Bipolar Transistor 绝缘栅双极型晶体管)内置的。
技术介绍
基于图10说明将形成在沟槽分离的SOI基板上的IGBT及其控制电路、驱动电路等内置的半导体装置。通过电介质分离层56等分离形成IGBTM和控制电路55等的P-型半导体基板51，隔着埋入绝缘膜52与P-型半导体基板53贴合，该P-型半导体基板53是与该P-型半导体基板51绝缘的支承基板。在与埋入绝缘膜52邻接的P-型半导体基板51的底面部，在IGBTM形成区域形成有P+型埋入发射极层59a，在控制电路55等形成区域形成有P+型埋入层59b。在IGBT54 形成区域形成有P+型发射极层60，该P+型发射极层60与P+型埋入层59a连接且在电介质分离层56等的侧壁延伸至P-型半导体基板51的表面并与发射极电极E连接。IGBT54由N+型发射极层、P型基极层、与所述P+型发射极层60连接的发射极电极E、与P+型集电极层连接的集电极电极C、将P+型集电极层包围的N型漂移层及N-型漂移层、从N-型漂移层上至N+型发射极层上隔着栅极绝缘膜延伸的栅极电极G构成。控制电路55由各种半导体器件形成，以NPN双极型晶体管和PNP双极型晶体管为代表进行图示。NPN双极型晶体管由与形成于P+型埋入层59b上的P-型半导体基板51的 N+型发射极层连接的发射极电极E、与将N+型发射极层包围的P型基极层连接的基极电极 B、将P型基极层包围的N型集电极层、与N+型埋入层连接的集电极电极C构成。另外，PNP双极型晶体管由与P型发射极层连接的发射极电极E、与P型集电极层连接的集电极电极C、与将N型基极层包围的N+型埋入层连接的基极电极B构成。在该情况下，NPN双极型晶体管的N+型埋入集电极层等形成在自P-型半导体基板51表面进入内部数μ m左右的区域。在该图中的IGBT54中，与电介质分离层56、57邻接形成有发射极区域，在电介质分离层56、57之间的SOI岛的中央部分形成有集电极区域。在该构成中，由于集电极电流横向流动，因此沟道密度变低。因此，采用如下构成，即在SOI岛中央形成多个发射极区域以提高沟道密度，与电介质分离层56、57邻接形成集电极区域，使集电极电流纵向流动。在该情况下，P+型埋入发射极层59a成为P+型埋入集电极层59a，但该P+型埋入集电极层59a的杂质浓度需要尽可能地提高以减小导通电阻。SOI岛内的P-型半导体基板 51通过使用N-型半导体基板等成为N型漂移层。该将形成在沟槽分离的SOI基板上的IGBT及其控制电路、驱动电路内置的半导体装置被公开在以下的专利文献1中。专利文献1 (日本)特开平7-45699号公报在专利文献1所记载的IGBT的变形例，即在SOI基板的岛的中央部形成发射极区域，在与电介质分离层56等邻接而构成集电极区域的前述IGBT中，如前所述，为了降低导通电阻，构成了将P+型埋入集电极层59a的杂质浓度进一步提高的结构。根据上述结构，当IGBTM处于导通状态时，空穴自P+型埋入集电极层59a向N型漂移层的注入量增加，使低浓度的N型漂移层的导通电阻降低，因此对于所谓的电导调制效应而言是有利的。但是相反，存在如下问题在IGBT断开时，过剩地被注入的空穴完全复合而消失所需的时间延长，从而导致关断特性劣化。另外，在形成高耐压IGBT时，作为P-型半导体基板51优选使用氧等杂质浓度低的FZ晶片，但是，在半导体晶片的大口径化进展过程中，不得不使用CZ晶片来替换难以大口径化的FZ晶片。因此，从高耐压化和降低漏电流的观点来看存在问题。另外，当形成在P-型半导体基板51内构成控制电路的NPN双极型晶体管的埋入集电极层等时，或者当形成电平移动电路所使用的高耐压结型FET的P型低浓度埋入层等时，需要在自P-型半导体基板51的表面进入内部数ym左右的区域形成。为此，需要具有高电流、高加速能量的离子注入装置，并且也需要用于防止在离子注入时产生结晶缺陷的对策。也需要应对因使用该P-型半导体基板51而引起的各种问题。而且，在高耐压IGBT中，由于SOI层的膜厚变厚，因此，需要在该SOI层形成深的沟槽。在形成了深沟槽的情况下，填充该沟槽内的多晶硅的膜厚也变厚，而且在沟槽部分的多晶硅中产生凹陷部。还存在如下问题在该P-型半导体基板上形成IGBT等半导体器件的情况下，必须从多晶硅膜上进行平坦化处理。
技术实现思路
本专利技术的课题在于解决上述关断特性劣化、因使用P-型半导体基板51而产生的各种问题以及伴随覆盖沟槽的厚多晶硅膜的形成而产生的问题等。本专利技术的半导体装置，其特征在于，具有第一导电型的外延层及形成于该外延层的第一导电型的漂移层；在所述外延层中自其底面延伸至表面而形成的沟槽；在所述外延层中自所述沟槽的侧壁延伸至该外延层的底面而形成的第一导电型的缓冲层；在所述缓冲层上形成的第二导电型的埋入集电极层；自所述沟槽的底面在所述埋入集电极层上延伸而将其覆盖的埋入绝缘膜；覆盖在包含所述沟槽内部的所述埋入绝缘膜上的多晶硅膜；隔着在所述多晶硅膜的表面形成的绝缘膜与该多晶硅膜贴合的第二导电型的半导体基板。另外，本专利技术的半导体装置的特征在于，所述外延层的杂质浓度自该外延层的两面朝向内部而降低并在该外延层内部具有杂质浓度低的区域。另外，本专利技术的半导体装置的特征在于，所述外延层是由非掺杂层构成的高阻抗外延层。另外，本专利技术的半导体装置的特征在于，所述埋入集电极层是使第二导电型的杂质扩散至第二外延层而形成，所述第二外延层自所述沟槽底面在所述缓冲层延伸并将该缓冲层覆盖。另外，本专利技术的半导体装置的制造方法的特征在于，包括如下工序在虚设半导体基板形成第一导电型的外延层的工序；在所述外延层中形成延伸至所述虚设半导体基板的表面的沟槽的工序；在所述外延层中形成自所述沟槽的侧壁延伸至该外延层的表面的第一导电型的缓冲层的工序；形成将所述缓冲层覆盖的第二导电型的埋入集电极层的工序；形成自所述沟槽底面在所述埋入集电极层上延伸并将该埋入集电极层覆盖的埋入绝缘膜的工序；形成覆盖在包含所述沟槽内部的所述埋入绝缘膜上的多晶硅膜的工序；隔着在所述多晶硅膜的表面形成的绝缘膜，将该多晶硅膜与第二导电型的半导体基板贴合的工序；以及在贴合所述半导体基板后将所述虚设半导体基板除去的工序。另外，本专利技术的半导体装置的制造方法的特征在于，所述虚设半导体基板是高浓度锑掺杂半导体基板。另外，本专利技术的半导体装置的制造方法的特征在于，具有如下工序在所述虚设半导体基板上形成第二导电型的沟槽蚀刻停止层，所述第二导电型的沟槽蚀刻停止层构成所述沟槽形成时的蚀刻停止层且在除去该虚设半导体基板时被除去。另外，本专利技术的半导体装置的制造方法的特征在于，所述外延层的杂质浓度自该外延层的两面朝向内部而降低并在该外延层内部形成杂质浓度低的区域。另外，本专利技术的半导体装置的制造方法的特征在于，所述埋入集电极层是使第二导电型的杂质扩散至第二外延层而形成，所述第二外延层自所述沟槽底面在所述缓冲层延伸并将该缓冲层覆盖。另外，本专利技术的半导体装置的制造方法的特征在于，所述埋入绝缘膜通过对所述埋入集电极层进行热氧化而形成。根据本本文档来自技高网...

【技术保护点】
１．一种半导体装置，其特征在于，具有：第一导电型的外延层及形成于该外延层的第一导电型的漂移层；在所述外延层中自其底面延伸至表面而形成的沟槽；在所述外延层中自所述沟槽的侧壁延伸至该外延层的底面而形成的第一导电型的缓冲层；在所述缓冲层上形成的第二导电型的埋入集电极层；自所述沟槽的底面在所述埋入集电极层上延伸而将该埋入集电极层覆盖的埋入绝缘膜；覆盖在包含所述沟槽内部的所述埋入绝缘膜上的多晶硅膜；隔着在所述多晶硅膜的表面形成的绝缘膜与该多晶硅膜贴合的第二导电型的半导体基板。

【技术特征摘要】
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【专利技术属性】
技术研发人员：相马充，
申请(专利权)人：安森美半导体贸易公司，
类型：发明
国别省市：BM