描述了一种具有自导通晶体管和自截止晶体管的半导体电路装置，其具有：第一功率类型的自导通半导体部件（1）；与第一功率类型互补的第二功率类型的自截止半导体部件（2），其负载路径与第一半导体部件的负载路径串联；第一操控电路（3），其连接在第一半导体部件（1）的控制接线端子（11）和第一半导体部件（1）的布置在第一和第二半导体部件（1，2）之间的负载路径接线端子（12）之间；第二操控电路（4），其连接在第二半导体部件（2）的控制接线端子（21）和第二半导体部件（2）的布置在第一和第二半导体部件（1，2）之间的负载路径接线端子（22）之间。
【技术实现步骤摘要】
本专利技术涉及一种具有自导通晶体管和自截止晶体管的半导体电路装置，所述自导通晶体管和自截止晶体管分别具有负载路径和操控接线端子并且它们的负载路径串联。
技术介绍
这样的半导体电路装置例如由EP 0 063 749 Bl公开。在该已知的电路装置中， 作为自导通部件的n-JFET与作为自截止部件的n-MOSFET串联，其中JFET的控制接线端子与MOSFET的与JFET远离的负载接线端子连接。这样的具有JFET和MOSFET的级联电路可以用于开关电负载。在此，操控信号仅需提供给M0SFET，因为JFET的开关状态由于所阐释的连接始终跟随MOSFET的开关状态。这样的半导体电路装置的耐压强度基本上由JFET的耐压强度确定。MOSFET的耐压强度仅需如此高，使得该MOSFET能够截止为了截止JFET所需的操控电压。DE 10 2006 029 928 Bl描述了一种n-JFET和n-MOSFET的级联电路，其中设有用于JFET的单独的操控电路。与JFET串联的MOSFET仅仅用作保护元件，该保护元件在JFET 的操控电路中发生故障的情况下应当确保可靠地关断JFET。在操控电路无故障时持续导通地操控MOSFET。在该电路装置中，栅极电路——即其中为了对JFET进行导通操控流动充电电流而为了对JFET进行截止操控流动放电电流的电路——包括M0SFET。在此，两个晶体管之间的连接线路的寄生电感以及MOSFET的内部寄生电感负面地作用于用于对JFET进行导通和截止操控的开关过程，尤其是负面地作用于开关速度。
技术实现思路
因此，本专利技术的任务是，提供一种具有自截止晶体管和自导通晶体管的半导体电路装置，在该半导体电路装置中不出现以上所述的问题。该任务通过根据权利要求1所述的半导体电路装置解决。本专利技术的扩展方案和改进方案是从属权利要求的主题。本专利技术的实施例涉及一种半导体电路装置，具有第一功率类型的自导通半导体部件，其具有负载路径和操控接线端子；以及与第一功率类型互补的第二功率类型的自截止半导体部件，其具有负载路径和操控接线端子，该自截止半导体部件的负载路径与第一半导体部件的负载路径串联。此外，半导体电路装置还包括第一操控电路，其连接在第一半导体部件的操控接线端子和第一半导体部件(1)的布置在第一和第二半导体部件之间的负载路径接线端子之间；以及第二操控电路，其连接在第二半导体部件的控制接线端子和第二半导体部件的布置在第一和第二半导体部件之间的负载路径接线端子之间。在所述半导体电路装置中，用于自截止半导体部件的操控电路不通过该自截止半导体部件延伸，使得自截止半导体部件的寄生电感和/或电容可以不负面地作用于自导通部件的操控。根据一个实施例，第一半导体部件是JFET并且第二半导体部件是MOSFET或者IGBT。第一半导体部件可以是η导通部件并且第二半导体部件可以是P导通部件，或者相反。根据另一示例提供半导体电路装置的自导通半导体部件由第一半导体材料构成并且自截止半导体部件由第二半导体材料构成，其中第一半导体材料例如是碳化硅(SiC) 或氮化镓(GaN)并且第二半导体材料例如是硅。这样的半导体电路装置将诸如SiC或GaN 的半导体材料(但借助所述半导体材料实现自截止部件是困难的)的在开关速度和耐压强度方面的有利特性与硅(硅能够实现可靠的自截止部件)的良好加工特性结合在一起。附图说明以下根据附图进一步阐释实施例。附图用于阐释基本原理，从而仅仅示出理解基本原理所需的特征。在附图中，只要没有其他说明，相同的附图标记表示相同的部件和具有相同意义的信号。图1示出具有自导通半导体部件和自截止半导体部件的级联电路以及具有去耦合元件的电路装置的实施例，所述自导通半导体部件和自截止半导体部件分别具有操控电路。图2示出去耦合元件的实施例。图3示出半导体电路装置的实施例，其中操控电路具有共同的供电电压。图4示意性地示出操控电路的实施例。具体实施例方式图1示出根据本专利技术的半导体电路装置的实施例的电路图。该半导体电路装置包括第一功率类型的自导通半导体部件1，该自导通半导体部件1具有操控接线端子11和在第一负载路径接线端子12与第二负载路径接线端子13之间延伸的负载路径。此外，该半导体电路装置包括与第一功率类型互补的第二功率类型的自截止半导体部件2，该自截止半导体部件2具有操控接线端子21和在第一负载路径接线端子22和第二负载路径接线端子23之间延伸的负载路径。两个半导体部件1、2的负载路径12-13、22-23串联，两个半导体部件1、2由此形成级联电路。自导通部件1在所示示例中构造为自导通晶体管，尤其是构造为n-JFET，并且自截止部件2在该示例中构造为自截止晶体管，尤其是构造为自截止(enhancement增强型)) MOSFET。然而，将JFET用作自导通部件并且将MOSFET用作自截止部件仅应被理解为示例。 因此，作为自导通部件1也可以使用自导通(cbpletion (耗尽型))M0SFET并且作为自截止部件2也可以使用双极型晶体管或者IGBT。此外，还存在可以将自导通和自截止部件1、 2的功率类型互换的可能性，也就是说，作为自导通部件使用ρ导通部件并且作为自截止部件使用η导通部件。此外，该半导体电路装置具有用于操控自导通部件1的第一操控电路3和用于操控自截止部件2的第二操控电路4。第一操控电路3被构造用于产生用于自导通半导体部件1的操控电压Vgl或操控电流Igl。为此，操控电路3连接在自导通部件的操控接线端子11和第一负载路径接线端子12之间。在图1中示出的n-JFET的情况下，操控接线端子411形成栅极接线端子，第一负载路径接线端子12形成源极接线端子并且第二负载路径接线端子13形成漏极接线端子。操控电压Vgl在该示例中对应于JFET的栅极-源极电压， 并且操控电流Igl对应于JFET的栅极电流。第二操控电路4被构造用于产生用于自截止半导体部件2的操控电压Vg2。为此， 该操控电路4连接在操控接线端子21和第一负载路径接线端子22之间。在图1中示出的 P-MOSFET中，操控接线端子21形成栅极接线端子，第一负载路径接线端子22形成源极接线端子并且第二负载路径接线端子23形成漏极接线端子。由第二操控电路4产生的操控电压Vg2对应于MOSFET的栅极-源极电压。第一负载路径接线端子或源极接线端子12、22与操控电路3、4连接，并且在根据图1的半导体电路装置中分别布置在两个半导体部件1、2之间。在所示示例中，负载路径接线端子12、22直接地彼此导电连接。然而可选地，也存在在第一负载路径接线端子12、22 之间设置其他部件——例如电阻部件或者二极管——的可能性。参照图1，该电路装置还包括具有第一和第二接线端子51、52的去耦合元件5，该去耦合元件5连接在自导通部件1的操控接线端子11和操控电位的节点之间。该操控电势被选择为使得在对自截止半导体部件2进行截止操控的情况下可以通过去耦合元件5来对自导通部件1进行截止操控。在图1中示出的示例中，该操控电势的节点对应于自截止部件2的第二负载路径接线端子23。具有自导通和自截止部件1、2的半导体电路装置可以用作电负载Z的开关。为此， 半导体部件1、2的负载路径的串联电路在正的供电电位V+和负的供电电位或参考本文档来自技高网...
【技术保护点】
１． 半导体电路装置，其具有：第一功率类型的自导通半导体部件（１），具有负载路径和操控接线端子（１１）；与第一功率类型互补的第二功率类型的自截止半导体部件（２），具有负载路径和操控接线端子（２１），所述自截止半导体部件（２）的负载路径与第一半导体部件的负载路径串联；第一操控电路（３），其连接在第一半导体部件（１）的控制接线端子（１１）和第一半导体部件（１）的布置在第一和第二半导体部件（１，２）之间的负载路径接线端子（１２）之间；第二操控电路（４），其连接在第二半导体部件（２）的控制接线端子（２１）和第二半导体部件（２）的布置在第一和第二半导体部件（１，２）之间的负载路径接线端子（２２）之间。
【技术特征摘要】
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【专利技术属性】
技术研发人员：D多梅斯，U延森，
申请(专利权)人：D多梅斯，U延森，
类型：发明
国别省市：DE
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