半导体存储装置制造方法及图纸

本发明专利技术提供一种半导体存储装置，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术特别涉及将内部动作的成功/失败结果输出到半导体芯片外部的半导体 集成电路，例如，NAND单元EEra0M、DIN0R单元EEI3ROMjND单元型EEI3ROM等非易失性半导 体存储装置。
技术介绍
作为半导体存储装置之一，公知的有电可改写的EEPR0M。尤其是，将多个存储器单 元串联构成NAND单元块的NAND单元型EEPR0M，作为可以高集成化的器件受到注目。NAND单元型EEPROM的一个存储器单元，具有在半导体基板上经绝缘膜叠置用作 电荷存储层的浮动栅和控制栅的FET-MOS构造。于是，将多个存储器单元以邻接的存储器 单元共用源和漏的形式串联而构成NAND单元，并将此作为一个单位与位线相连接。这种NAND单元排列成为矩阵形式而构成存储器单元阵列。存储器单元阵列集成 于P型阱区或P型基板内。在存储器单元阵列的列方向排列的NAND单元的一端侧的漏，分 别通过选择栅(选通电路)晶体管共同连接到位线，而另一端侧源通过另外的选择栅晶体 管连接到共通源线。存储器单元晶体管的控制栅及选择栅晶体管的栅极在存储器单元阵列的行方向 上延长，分别成为共通的控制栅线(字线)、选择栅线。此NAND单元型EEI3ROM的动作如下。数据写入动作，是从距离位线接触点最远的位置的存储器单元开始顺序进行。在 选择的存储器单元的控制栅上施加高电压Vpgm( = 18V左右)。从此选择存储器单元还对 位于位线接触点侧的存储器单元的控制栅及选择栅分别施加中间电位Vmw( = IOV左右)， 在位线上相应于数据给予OV或中间电位Vmb ( = 8V左右).在位线电位为OV时，该电位传达到选择存储器单元的漏，产生从漏向浮动栅的隧 道电流的电子注入。由此，该选择存储器单元的阈值向正方向上移动。就以这种状态作为， 例如，“0”写入状态。在位线电位是Vmb时，不发生电子注入，所以，阈值不改变，停止与负值上。以这种 状态为“1”写入状态。数据删除，是对选择的NAND单元块内的全部存储器单元同时进行。就是说，对选 择的NAND单元块内的全部控制栅施加0V，在ρ型阱区或ρ型基板上施加高电压Vera(= 20V左右)。另外，使位线、源线、非选择NAND单元块中的控制栅及全部选择栅处于浮动状 态。由此，在选择NAND单元块中的全部存储器单元中，由于隧道电流，浮动栅的电子 释放到P型阱区或P型基板。由此，删除后阈值电压向负方向移动。数据读出动作，在选择存储器单元的控制栅上施加0V，而在其以外的存储器单元 的控制栅及选择栅上施加电源电压Vcc或比电源电压稍高的读出电压VH。此电压VH的值 通常为Vcc的2倍以下的电压电平，例如，在5V以下。此时，可通过检测在选择存储器单元 中是否有电流流过而读出数据。图35示出现有的NAND单元型EEPROM的存储器单元阵列及位线控制电路的构成 的一例。在图35中示出的是，存储器单元阵列1具有，例如，33792根的位线BLO BL33791 和IOM个块BlockO blockl023，在行方向的两侧分别配置行译码器的示例。在位线控制电路2内，在数据输入输出缓冲存储器和收发数据的经路10，/10线对 和位线BLi，BLi+l，. . · (i = 0)之间设置有检测闩锁电路31。就是说，在10，/10线对和互 相邻接的奇数列及偶数列的2根位线之间分别连接有一个检测闩锁电路31。图36示出图35的NAND单元型EEI3ROM的数据写入顺序的一例的算法。在此算法中，对多个页的各页顺序写入数据。在数据写入动作时，因为检测闩锁电 路31处于动作中，即使用中，检测闩锁电路31不能用于数据输入等其他动作。就是说，因为在此数据写入顺序中，对于1页，执行写入数据输入动作和数据写入 动作，对各个页反复执行，所以在数据写入动作中不能并行执行写入数据输入动作。另外，在实际的动作中，在数据写入动作结束后，将写入的数据读出，进行写入检 验确定是否与应该写入的数据一致，确认是否完成正常写入的成功/失败状态。因此，在数据写入顺序中，写入数据输入动作和数据写入动作交互反复进行。数据 写入顺序整体所需要的时间，主要是处理写入数据输入动作和处理数据写入动作的时间之 和，数据写入顺序整体所需要的时间变长。图37示出图35的NAND单元型EEI3ROM的读出顺序的一例的算法。此算法示出的是对多个页的各页连续进行数据读出的场合的顺序。在数据读出动 作时，因为检测闩锁电路31处于动作中，即在使用中，检测闩锁电路31不能用于数据输出 等其他动作。在图37的算法中，由单元数据读出动作和读出数据输出动作两者所需的时间和 决定整个读出顺序所需时间，数据读出顺序整体所需要的时间变长。另外，为了可以实现高速缓存功能及多值逻辑动作，备有临时保持写入数据和读 出数据的数据改写读出电路的存储电路，关于这种电路，例如，在专利文献1中有记载，此 专利文献1为特开2001-325796号公报。
技术实现思路
如上所述，在现有的NAND单元型等非易失性半导体存储装置中，存在在数据写入 动作中不能并行执行写入数据输入动作，使得整个数据写入顺序所需时间变长的问题。另外，还存在在数据读出动作中不能并行执行读出数据输出动作，使得整个数据 读出顺序所需时间变长的问题。本专利技术正是鉴于上述问题而完成的，其第一个目的是提供一种在动作结束后在将 该动作的成功/失败结果保持于芯片内的第1动作及第2动作连续进行时，可以将两者的 成功/失败结果输出到外部，提高在芯片外的控制上的便利性的半导体集成电路。另外，本专利技术的第二个目的是提供一种可以在数据写入动作中并行进行写入数据 输入，缩短整个数据写入顺序所需时间，实现具有高速数据写入功能的半导体存储电路的 半导体集成电路。此外，本专利技术的第三个目的是提供一种可以在数据读出动作中并行进行读出数据 输出，缩短整个数据读出顺序所需时间，实现具有高速数据读出功能的半导体存储电路的 半导体集成电路。第一专利技术方面的半导体集成电路的特征在于连续进行第1动作和第2动作，在上 述第ι动作结束后在内部保持该动作的成功/失败结果，在上述第1及上述第2动作结束 后将上述第1动作的成功/失败结果和上述第2动作的成功/失败结果两者输出到外部。第二专利技术方面的半导体集成电路的特征在于可以并行执行第1动作和第2动作， 将表示上述第1动作是否处于执行中的第1信息及表示在上述第1动作中是否可以执行上 述第2动作的第2信息两者输出到外部。第三专利技术方面的半导体集成电路的特征在于具备可以并行执行第1动作和第2 动作的内部电路；和将表示上述第1动作是否处于执行中的第1信息及表示在上述第1动 作中是否可以执行上述第2动作的第2信息两者输出到外部的输出电路。第四专利技术方面的半导体集成电路的特征在于具备判定内部电路刚刚动作的结 果、输出成功/失败信号的成功/失败判定电路；输入上述成功/失败信号、在上述内部电 路中分别保持连续执行的第1动作及第2动作各自的成功/失败结果的成功/失败保持电 路；以及将在上述第1动作及第2动作连续进行时保持于上述成功/失败保持电路中的上 述第1动作及第2动作各自的成功/失败结果输出的输出电路。第五专利技术方面的半导体集成电路的特征在于具备与数据输入输出线相连接、临 时保持数据的数据高速缓本文档来自技高网...

【技术保护点】
１．一种半导体存储装置，其特征在于包括：与数据输入输出线相连接、临时保持数据的多个数据高速缓存电路；以及与上述数据高速缓存电路相连接、检测从存储器单元读出的数据并闩锁的同时，将应该写入存储器单元的数据进行闩锁的多个检测闩锁电路，其中，上述多个数据高速缓存电路与上述数据输入输出线并联连接，并且，上述多个数据高速缓存电路具有同时保持至少一页的数据量的功能，并且上述多个检测闩锁电路具有同时保持至少一页的数据量的功能。

【技术特征摘要】
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【专利技术属性】
技术研发人员：中村宽，今宫贤一，山村俊雄，细野浩司，河合矿一，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP