半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种在维持低导通电阻的同时高性能化的半导体装置及其制造方法。本发明专利技术提供一种半导体装置，其特征在于，具备：第一导电型的第一半导体层；选择性地设置在上述半导体层的第一主面上的第二导电型的第一半导体区域；与上述第一半导体区域接触且选择性地设置在上述第一主面上的第一导电型的第二半导体区域；选择性地设置在上述第一半导体区域的表面上的第一导电型的第三半导体区域；与上述第一半导体区域的侧面和底面之间的凸面夹着上述第二半导体区域而相对置地设置的第二导电型的第四半导体区域；以及隔着绝缘膜设置在上述半导体层、上述第一半导体区域、上述第二半导体区域和上述第三半导体区域之上的控制电极。

【技术实现步骤摘要】

本专利技术一般涉及。
技术介绍
对应于近年的节能化行动，强烈要求功率半导体装置低损耗化和高性能化。为了使功率半导体装置低损耗化，重要的是降低导通电阻，同时还需要对于高耐压和低噪声化的性能改善。例如，有一种设置成不使场限环(FLR)在半导体表面露出以提高耐压的功率半导体装置、以及一种在维持低导通电阻的同时又改良了开关特性的功率半导体装置。但是，以前的半导体装置中还有进一步改善的余地，还期望实现既维持低导通电阻又具有更高性能的半导体装置。
技术实现思路
本专利技术的实施方式提供一种在维持低导通电阻的同时高性能化的。本专利技术的实施方式的半导体装置的特征在于，具备第一导电型的第一半导体层；第二导电型的第一半导体区域，选择性地设置在上述半导体层的第一主面上；第一导电型的第二半导体区域，与上述第一半导体区域接触，选择性地设置在上述第一主面上；第一导电型的第三半导体区域，选择性地设置在上述第一半导体区域的表面上；第二导电型的第四半导体区域，与上述第一半导体区域的侧面和底面之间的凸面夹着上述第二半导体区域而相对置地设置；以及控制电极，隔着绝缘膜设置在上述半导体层、上述第一半导体区域、上述第二半导体区域和上述第三半导体区域之上。本专利技术的其他实施方式的半导体装置的制造方法的特征在于，所述半导体装置具有第一导电型的第一半导体层；第二导电型的第一半导体区域，设置在上述半导体层的第一主面上；第一导电型的第二半导体区域，与上述第一半导体区域接触，选择性地设置在上述第一主面上；第一导电型的第三半导体区域，选择性地设置在上述第一半导体区域的表面上； 以及控制电极，隔着绝缘膜设置在上述半导体层、上述第一半导体区域、上述第二半导体区域和上述第三半导体区域之上，上述半导体装置的制造方法具备形成沟槽的工序，该沟槽从上述半导体层的上述第一主面到达上述第一半导体区域的侧面和底面之间的凸面附近；以及向上述沟槽的底部离子注入第二导电型的杂质的工序。根据本专利技术的实施方式，能够实现在维持低导通电阻的同时高性能化的。附图说明图1是示出第一实施方式涉及的半导体装置的结构的模式图。图2是示出第一实施方式的变形例涉及的半导体装置的结构的模式图。图3是示出第二实施方式涉及的半导体装置的结构的模式图。图4是示出第三实施方式涉及的半导体装置的结构的模式图。图5是示出比较例涉及的半导体装置的结构的模式图。图6是示出第四实施方式涉及的半导体装置的结构的模式图。图7是模式地示出第四实施方式涉及的半导体装置的制造工序的剖视图。图8是模式地示出接着图7的制造工序的剖视图。图9是示出第五实施方式涉及的半导体装置的结构的剖视图。图10是示出第六实施方式涉及的半导体装置的结构的剖视图。图11是模式地示出第六实施方式涉及的半导体装置的制造工序的剖视图。图12是模式地示出接着图11的制造工序的剖视图。图13是示出比较例涉及的半导体装置的结构的模式图。具体实施方式以下，参照附图，关于本专利技术的实施方式进行说明。再有，在以下的实施方式中，在图中的同一部分上标记同一符号并适当地省略其详细的说明，关于不同的部分适当地进行说明。设第一导电型为η型，第二导电型为ρ型来进行说明，但也可以设第一导电型为P型， 第二导电型为η型。(第一实施方式)图1是示出第一实施方式涉及的半导体装置100的结构的模式图。本实施方式中例示的半导体装置100是在功率控制的用途中使用的平面栅型IGBTansulated Gate Bipolar Transistor 绝缘栅双极型晶体管)，图1 (a)是示出主要部分的结构的部分剖视图。图1(b)和(c)是示出除栅极电极14和发射极电极16以外的剖面结构的立体图。半导体装置100具备第一导电型的半导体层即η型基极层2、第二导电型的第一半导体区域即P型基极区域4、第一导电型的第二半导体区域即η型势垒区域3、以及第一导电型的第三半导体区域即η型发射极区域5。ρ型基极区域4选择性地设置在η型基极层2的第一主面即主面IOa上。η型势垒区域3与ρ型基极区域4的侧面如接触，并选择性地设置在主面IOa上。另外，η型发射极区域5选择性地设置在ρ型基极区域4的表面上。在η型基极层2的主面20a (第二主面)上设置有η型缓冲层7和ρ型集电极层 8 (第二半导体层)。与ρ型基极区域4接触并选择性地设置在η型基极层2的表面上的η 型势垒区域3的载流子浓度比η型基极层2的载流子浓度高。另外，半导体装置100具备第二导电型的第四半导体区域即ρ型嵌入区域6a。ρ 型嵌入区域6a与ρ型基极区域4的侧面如和底面4b之间的凸面21夹着η型势垒区域3 相对置地设置。例如可以从η型基极层2的主面IOa离子注入ρ型杂质来形成ρ型嵌入区域6a。 此外，也可以在向成为P型嵌入区域6a的区域中离子注入了 P型杂质之后，再层叠η型半导体层来进行嵌入。如图1 (a)所示，在η型基极层2的主面IOa之上，隔着栅绝缘膜12设置有栅极电极14。将栅极电极14隔着栅绝缘膜12设置在η型发射极区域5的一部分和ρ型基极区域4、η型势垒区域3、η型基极层2之上。另外，在栅极电极14的上方，隔着层间绝缘膜15 设置有发射极电极16 (主电极)。将发射极电极16设置成在主面IOa与η型发射极区域5 和P型基极区域4接触。下面，参照图5所示的比较例涉及的半导体装置400，关于本实施方式涉及的半导体装置100的作用效果进行说明。半导体装置400不具备ρ型嵌入区域6a，这点与本实施方式涉及的半导体装置100不同。在比较例的半导体装置400中，通过设置与ρ型基极区域4接触的载流子浓度较高的η型势垒区域3，能够抑制从η型基极层2向ρ型基极区域4注入空穴，能够提高从η 型发射极区域5向ρ型基极区域4注入的电子的注入促进效果。这样能够增加ρ型基极区域4与栅绝缘膜12之间的沟道中累积的电子的量，从而降低导通电阻。但是，在比较例的半导体装置400中存在向η型基极层2与ρ型基极区域4之间施加反向偏置时的耐压下降的问题。即，在P型基极区域4的侧面如和底面4b之间的凸面21上，从pn结伸展的耗尽层弯曲，若其曲率变大，则电场强度就变高，从而耐压下降。例如，如图5所示，耗尽层w2从ρ型基极区域4向η型基极层2中扩展。耗尽层与ρ型基极区域的形状相对应地扩展，在与凸面21对应的部分弯曲，具有曲率r2。并且，由于该弯曲而电场集中在凸面21上。另外，通过设置与ρ型基极区域4接触的载流子浓度较高的η型势垒区域3，耗尽层的扩展在pn结的η型势垒区域3侧被抑制，耐压进一步下降。对此，在本实施方式涉及的半导体装置100中，在与ρ型基极区域4相接触地设置的η型势垒区域3的附近设置有ρ型嵌入区域6a。将ρ型嵌入区域6a的位置和深度设置成辅助耗尽层向η型基极层2的伸展以使曲率缓和(减小曲率)。例如，可以在ρ型基极区域4的侧面如和底面4b之间的凸面21的附近，在夹着 η型势垒区域3与凸面21对置的位置上设置ρ型嵌入区域6a。如图1(b)所示，通过在从 P型基极区域4扩展的耗尽层wl中设置ρ型嵌入区域6a来抑制耗尽层从凸面21的伸展。 并且，与凸面21对应的耗尽层wl的曲率rl被缓和。S卩，与图5所示的耗尽层w2的曲率r2 相比，耗尽层wl的曲率rl较小。这样，凸面21上的电场集中被缓和，能够防止本文档来自技高网...

【技术保护点】
１．一种半导体装置，其特征在于，具备：第一导电型的第一半导体层；第二导电型的第一半导体区域，选择性地设置在上述半导体层的第一主面上；第一导电型的第二半导体区域，与上述第一半导体区域接触，选择性地设置在上述第一主面上；第一导电型的第三半导体区域，选择性地设置在上述第一半导体区域的表面上；第二导电型的第四半导体区域，与上述第一半导体区域的侧面和底面之间的凸面夹着上述第二半导体区域而相对置地设置；以及控制电极，隔着绝缘膜设置在上述半导体层、上述第一半导体区域、上述第二半导体区域和上述第三半导体区域之上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：柳泽晓，镰田周次，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP