用于测量MOS器件HCI可靠性的测试结构及方法技术

本发明专利技术公开了一种用于测量MOS器件HCI可靠性的测试结构，包括：n型MOS器件和p型MOS器件，所述n型MOS器件的源极、衬底和p型MOS器件的漏极三者连接在一起组成所述结构的源极；且所述p型MOS器件的源极、衬底和n型器件的漏极三者连接在一起组成所述结构的漏极；所述n型MOS器件和p型MOS器件的栅极分别构成所述结构的n型栅极和p型栅极。本发明专利技术提供了一种可同时测量n型和p型MOS器件HCI可靠性的测试结构及方法，使得n型和p型MOSFET器件HCI可靠性测试可以在同一测试结构上完成。

【技术实现步骤摘要】

本专利技术涉及MOS器件可靠性研究领域，尤其涉及一种用于测量MOS器件HCI(Hot Carrier Injection，热载流子注入)可靠性的测试结构及方法。
技术介绍
随着半导体技术的飞速发展和微电子芯片集成度的大幅提高，集成电路设计和加工水平已经进入纳米MOS时代，由此而带来的导致纳米MOS器件性能退化，影响器件可靠性的因素不断出现。由于器件尺寸的缩小，导致了MOS器件中横向电场和沟道有效电场的增加。与此同时，pMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor金氧半场效晶体管)引起的HCI退化也变得与nMOSFET的HCI退化相当，为了获得n和p型MOSFET器件的HCI退化的规律，常规的测试方法是利用HCI测试结构分别对具有最小沟道长度的n和p型MOSFET器件进行HCI可靠性测试。常用的HCI测试结构是具有最小沟道长度的MOS器件(尤其是MOSFET器件)，如图1所示，是一个包括源极、栅极、漏极和衬底的四端器件，其中W和L分别表示器件的沟道宽度和沟道长度，由MOSFET器件的栅极与源漏区域的相对位置决定。测量n和p型MOS器件的HCI退化需要分别采用具有最小沟道长度的n和p型MOSFET器件。
技术实现思路
(一)要解决的技术问题本专利技术要解决的技术问题是：如何提供一种可同时测量n型和p型MOS器件(尤其是MOSFET器件)HCI可靠性的测试结构及方法，使得n型和p型MOSFET器件HCI可靠性测试可以在同一测试结构上完成。(二)技术方案为解决上述技术问题，本专利技术提供了一种用于测量MOS器件HCI可靠性的测试结构，包括：n型MOS器件和p型MOS器件，所述n型MOS器件的源极、衬底和p型MOS器件的漏极三者连接在一起组成所述结构的源极；且所述p型MOS器件的源极、衬底和n型器件的漏极三者连接在一起组成所述结构的漏极；所述n型MOS器件和p型MOS器件的栅极分别构成所述结构的n型栅极和p型栅极。其中，所述MOS器件为金氧半场效晶体管器件。本专利技术还提供了一种利用所述的结构进行MOS器件HCI可靠性测试的方法，包括以下步骤：S1、测量所述n型MOS器件和p型MOS器件初始特性，得到初始器件参数；S2、对所述n型MOS器件和p型MOS器件施加应力条件，在预设的时间间隔内进行应力老化测试；S3、对所述n型MOS器件和p型MOS器件进行参数测试，得到与退化时间相对应的器件参数，直至施加应力的总时间结束。-->其中，所述应力老化测试为热载流子效应HCI退化测试。其中，所述应力条件包括电压。其中，在步骤S2中对所述n型MOS器件和p型MOS器件所施加的应力条件一致。其中，所述应力条件为：在所述n型栅极和所述结构的漏极施加应力电压，而将所述p型栅极和所述结构的源极接地。(三)有益效果本专利技术通过将n和p型的HCI测试结构进行组合设计，提供了一种可同时测量n型和p型MOS器件(尤其是是MOSFET器件)HCI可靠性的测试结构及方法，使得n型和p型MOSFET器件HCI可靠性测试可以在同一测试结构上完成，缩短了一半的可靠性测量的时间，从而提高了可靠性测试的效率，同时也减小了测试结构的版图面积，降低了测试成本。附图说明图1中传统HCI可靠性测试器件结构示意图；图2是本专利技术的HCI可靠性测试结构示意图；图3是利用本专利技术的测试结构进行测试所产生的MOS器件HCI退化产生机制示意图；图4中(a)和(b)分别示出了利用本专利技术的测试结构进行测试时所设置的加速应力参数和特性测试参数；图5是本专利技术的测试结构的测试结果曲线；图6是本专利技术的方法流程图。具体实施方式下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细说明。以下实施例用于说明本专利技术，但不用来限制本专利技术的范围。本专利技术提供了一种可同时测量n和p型MOS器件(本实施例中是MOSFET器件)HCI可靠性的测试结构。如图2所示，此结构将n型和p型MOSFET器件的HCI测试结构进行了组合，n型MOSFET器件的源极Sn、衬底Sub-n和p型MOSFET器件的漏极Dp三者通过内部连接在一起构成本专利技术结构的源极，同时，p型MOSFET器件的源极Sp、衬底Sub-p和n型器件的漏极Dn三者也连接在一起构成本专利技术结构的漏极，而n型和p型MOSFET器件的栅极相互独立分别构成本专利技术结构的n型栅极和p型栅极，这样就形成了一个同时包含了n和p型器件的四端结构。如图2所示，其中Wn和Ln分别表示n型MOSFET器件的沟道宽度和沟道长度，Wp和Lp分别表示p型MOSFET器件的沟道宽度和沟道长度，在HCI退化测试中，沟道长度应为n型和p型MOSFET器件的最短沟道长度，在CMOS工艺中，一般n型器件的最短沟道长度大于或等于p型MOSFET器件的最短沟道长度，而沟道宽度为远大于n型和p型MOSFET器件的最小宽度的固定值。当MOS器件在HCI可靠性应力作用下，由于在栅极和漏极上同时施加了应力电压，在沟道中运动的载流子获得了漏端电场的加速，获得了较高的能量，在漏端发生碰撞电离，产生高能电子空穴对，从而容易越过Si/SiO2界面势垒进入栅氧化层，导致器件性能的退-->化，HCI产生的机制如图3所示。图3中的斜线示意出HCI应力条件下，沟道夹断的情况，五角星表示在漏极由于高电场而产生的碰撞电离，从而引起器件的HCI退化。器件特性的退化主要表现为阈值电压、饱和漏电流、跨导等关键器件参数的漂移，一旦器件的关键参数漂移到一定程度，器件的正常工作状态将不复存在，最终导致集成电路的失效。利用本专利技术的结构，对n型和p型MOS器件进行适当的设置，使得n型和p型MOS器件在同样的应力条件下进行可靠性退化实验，各个端点的电压设置如图4中(a)所示。在n型栅极和漏极施加应力电压，而将p型栅极和源极接地，此应力条件对应于Vgs(表示栅极和源极之间的电压)＝Vds(表示漏极和源极之间的电压)＝Vstress(表示应力电压)的情况，n型和p型MOS器件的应力条件一致。然后，在需要测量器件特性时，将本专利技术结构的源极和漏极之间的电压设为电源电压Vdd，在n型和p型栅极进行同步电压扫描，从0V到Vdd，电压设置如图4中(b)所示。在本专利技术结构的漏极测量电流，因为n型和p型MOSFET器件在栅压扫描的不同阶段导通，因此，漏电流曲线的不同部分分别表示了n和p型MOSFET器件的特性，图5给出了一个典型的测试结果。在测得的漏电流中，不仅左右两侧的曲线可以分别表示p和n型MOSFET器件的转移特性，而且随着应力时间的增长，器件HCI退化引起的阈值电压的漂移导致数据向两侧的展宽，由此可见，本测试结果可以用来分别表征n和p型MOSFET的HCI退化。在正常工作状态下，HCI退化在整个集成电路的寿命周期内是一个缓慢的积累过程，因此，对于硅片级MOS器件的HCI退化的表征必须借助于短时间的加速应力，测试流程如图6所示，包括以下步骤：S1、测量所述n型MOS器件和p型MOS器件初始特性，得到初始器件参数；S2、对所述n型MOS器件和p型MOS器件施加应力条件，在预设的时间间隔内进行应力老化测试；S3、对所述n型MOS器件和p型MOS器件进行参数测试，得到与退化时间相对应的器件参数，本文档来自技高网...

【技术保护点】
１．一种用于测量ＭＯＳ器件ＨＣＩ可靠性的测试结构，其特征在于，包括：ｎ型ＭＯＳ器件和ｐ型ＭＯＳ器件，所述ｎ型ＭＯＳ器件的源极、衬底和ｐ型ＭＯＳ器件的漏极三者连接在一起组成所述结构的源极；且所述ｐ型ＭＯＳ器件的源极、衬底和ｎ型器件的漏极三者连接在一起组成所述结构的漏极；所述ｎ型ＭＯＳ器件和ｐ型ＭＯＳ器件的栅极分别构成所述结构的ｎ型栅极和ｐ型栅极。

【技术特征摘要】
1.一种用于测量MOS器件HCI可靠性的测试结构，其特征在于，包括：n型MOS器件和p型MOS器件，所述n型MOS器件的源极、衬底和p型MOS器件的漏极三者连接在一起组成所述结构的源极；且所述p型MOS器件的源极、衬底和n型器件的漏极三者连接在一起组成所述结构的漏极；所述n型MOS器件和p型MOS器件的栅极分别构成所述结构的n型栅极和p型栅极。2.如权利要求1所述的结构，其特征在于，所述MOS器件为金氧半场效晶体管器件。3.一种利用权利要求1或2所述的结构进行MOS器件HCI可靠性测试的方法，其特征在于，包括以下步骤：S1、测量所述n型MOS器件和p型MOS器件初始特性，得到初始器件参数；S...

【专利技术属性】
技术研发人员：何燕冬，张钢刚，刘晓彦，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：11