The present invention provides a method for forming a three-dimensional wafer stack having a continuous and homogeneous electrically conductive stacked through-hole through which a variable cross-sectional shape is formed. The method uses at least a first silicon wafer and a second silicon wafer. Each wafer has one or more integrated circuits formed thereon. One or more vias are formed in each silicon wafer, and then an oxide structure is formed on at least the upper surface and the lower surface of the silicon wafer. The wafer is aligned so that each wafer through hole is aligned with the corresponding through hole in the adjacent stacked wafer. The wafer is joined to form a three-dimensional wafer stack with one or more stack vias through which the one or more stack vias are formed by aligning each wafer through vias. The metal seed layer is deposited in each of the through vias to perform through-hole metallization, followed by copper plating to form a continuous and homogeneous conductive path through the three dimensional wafer lamination.
【技术实现步骤摘要】
本专利技术涉及三维集成电路制备，并且更特别地，涉及具有通孔的各个集成电路的接合，在各个集成电路中形成所述通孔之后，接着通孔金属化。
技术介绍
随着集成电路尺寸逐步变小，它们正接近物理限度，低于这个物理限度，就不能够装配器件。因此，集成电路的传统的两维模式正经历向三维集成的转变。发展到三维样式有很多艰巨的问题需要克服。首先，大部分集成电路制造技术依赖于以一些方式对晶片表面进行修改来形成部件和导电通路。因此，三维集成将很可能依赖于多个层叠晶片，这些层叠晶片在每个单独的晶片内形成器件。层叠多个晶片出现了很多问题。为了使多个晶片彼此粘接，晶片必须非常平坦以确保晶片-晶片接触。另一个问题是位于各个晶片上的器件之间的相互连接，这需要垂直金属化以将位于不同晶片上的器件集成起来。美国专利No. 7，385，283描述了一种制备三维集成电路的方法。在这种方法中，将金属相互连接对准，并在晶片层叠期间形成金属-金属接合。同时，在相邻的晶片之间形成非金属-非金属接合。虽然这种技术是一种垂直集成的方法，但是在晶片接合之前对通孔金属化会在晶片接合工序期间产生问题。如果利用加热来接合晶片，金...
【技术保护点】
１．一种用于垂直地集成多个半导体晶片的方法，每个半导体晶片包括在其上制备的一个或多个集成电路、一个或多个通孔以及电气连接集成电路和通孔的金属层，所述方法包括：将至少第一硅晶片和第二硅晶片对准，以使第一晶片的一个或多个通孔中的每个通孔中心与第二晶片的对应通孔中的每个通孔中心对准；接合至少第一硅晶片和第二硅晶片，以形成具有一个或多个层叠通孔的三维晶片层叠，所述一个或多个层叠通孔通过对准至少第一和第二晶片的通孔中心形成；在一个或多个层叠通孔中的每个通孔的至少一部分上形成金属种子层；利用金属种子层电镀层叠通孔，以形成贯通三维晶片层叠的连续且同质的导电通路；以及由三维晶片层叠形成单个三维半导体元件。
【技术特征摘要】
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【专利技术属性】
技术研发人员：谢斌，罗珮璁，徐逸杰，
申请(专利权)人：香港应用科技研究院有限公司，
类型：发明
国别省市：HK
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