本发明专利技术公开了一种LDMOS、集成该LDMOS的半导体器件及其制造方法。一种半导体器件，包括位于p型衬底10中的LDMOS?1、CMOS?2、NPN?3和埋沟电阻4。其中LDMOS?1包括n型漂移区20、p+阱接触区40、p型体区70、n+源区50、n+漏区60、栅介质层100、源极金属80、漏极金属90、场氧化层110、金属前介质120，所述n型漂移区20与所述p型体区70间无间隔，还包括至少一个p型降场层30A和至少一个p型掩埋阱30B，所述p型掩埋阱30B位于所述p型体区70下且与所述p型体区70接触，所述p型降场层30A位于所述场氧化层110下、被所述n型漂移区20包围且与所述场氧化层110间有间隔。本发明专利技术的LDMOS具有低导通电阻和高耐压、易于集成且整个半导体器件的制造工艺步骤简单、对设备要求不高。
【技术实现步骤摘要】
本专利技术涉及半导体功率器件
，尤其涉及一种LDM0S、集成该LDMOS的半导 体器件及其制造方法。
技术介绍
随着微电子技术的高速发展，高压BCD工艺已广泛应用于LED驱动、开关电源等模 拟电路领域。其中功率管主要采用LDMOS (Lateral Double-diffusedMOSFET，横向双扩散 MOS器件)，在满足其耐压要求的前提下降低其比导通电阻(导通电阻X面积)成为高压 BCD工艺发展的主要方向。传统LDMOS采用单resurf (reduced surface field，降低表面场 技术)或者2倍resurf，随着现代模拟电路的飞速发展，这种结构越来越不能满足芯片设计 者对小面积高可靠性的芯片的要求。对此有人提出了 SJ(Super Junction，超级阱)LDM0S， 但这种结构对工艺要求较高，国际上只有极少数公司能够制造出此类器件；另一类应用较 多的功率器件VDMOS需要制备外延和薄片等特殊技术，成本较高，制造周期较长；此外具有 较小导通电阻的IGBT等器件受其关断速度慢、开启电压高、可靠性较差、集成较为复杂等 因素制约也很少用在高压BCD工艺领域。另外有人提出用外延方法制备双通道器件，但该 方法需要制备外延更重要的是其难以与其它器件集成。图1是传统2倍resurf LDMOS晶体管的剖面示意图。如图1所示，传统2倍resurf LDMOS仅有一个导电通路(见图1中20a区域)，衬底IOa和阱30a的目的都是为了帮助 20a耗尽，这就是2倍resurf原理，提高区域20a的浓度可以减少其导通电阻，但当其浓度 达到一定值时区域20a无法靠IOa和30a耗尽，此时耐压下降，达不到应用要求。
技术实现思路
本专利技术要解决的技术问题在于，针对现有技术中LDMOS的导通电阻和耐压达不到 应用要求、具有较小导通电阻的I GBT等器件不易集成以及具有低导通电阻的LDMOS的制 造工艺较复杂的缺陷，提供了一种具有低导通电阻和高耐压、易于集成且制造工艺简单的 LDM0S、集成该LDMOS的半导体器件及其制造方法。本专利技术解决其技术问题所采用的技术方案是提供一种集成LDMOS的半导体器件的制造方法，包括以下步骤Si、在ρ型衬底中注入η型杂质扩散形成LDMOS的η型漂移区、PMOS的η型衬底、 NPN的集电区η阱和埋沟电阻的η阱电阻；S2、进行有源区刻蚀并进行硅局部氧化形成场氧化层；S3、在所述ρ型衬底中注入ρ型杂质形成LDMOS的ρ型掩埋阱、COMS的ρ型埋层 和埋沟电阻的电阻主体，在所述LDMOS的η型漂移区注入ρ型杂质形成ρ型降场层，所述ρ 型降场层与所述场氧化层间有间隔；S4、在所述ρ型衬底中注入ρ型杂质形成LDMOS的ρ型体区、NMOS的ρ型衬底，在 所述NPN的集电区η阱中注入ρ型杂质形成基区ρ阱，在所述埋沟电阻的η阱电阻中注入P型杂质形成P阱电阻，所述P阱电阻位于所述电阻主体上方；S5、形成LDMOS的栅氧化层、NMOS的栅氧化层和PMOS的栅氧化层；S6、注入ρ型杂质和η型杂质形成LDMOS的ρ+阱接触区、LDMOS的η+源区、LDMOS 的η+漏区、NMOS的ρ+阱接触区、NMOS的η+源区、NMOS的η+漏区、PMOS的η+阱接触区、 PMOS的ρ+源区、PMOS的ρ+漏区、NPN的基极ρ+接触区、NPN的发射极η+区、NPN的集电极 η+接触区和埋沟电阻的ρ+接触区；S7、形成接触孔、淀积形成金属前介质及源漏金属。本专利技术集成LDMOS的半导体器件的制造方法中，包括采用高能离子注入和高温推 结的方法注入P型杂质和/或η型杂质。本专利技术集成LDMOS的半导体器件的制造方法中，步骤S3中，包括注入至少一次所 述P型杂质，且每次的注入能量不同以便形成不同深度的P型降场层，每多注入一次，相应 地在步骤S2中增加所述η型漂移区的推结时间和η型杂质的注入剂量。本专利技术集成LDMOS的半导体器件的制造方法中，步骤Sl中不同器件的离子注入同 时进行或分步进行，步骤S3中不同器件的离子注入同时进行或分步进行，步骤S4中不同器 件的离子注入同时进行或分步进行，步骤S6中不同器件的离子注入同时进行或分步进行。本专利技术集成LDMOS的半导体器件的制造方法中，步骤Sl中，通过形成不同尺寸的η 型漂移区分别形成第一类高压LDMOS晶体管、第二类中压LDMOS晶体管和第三类低压LDMOS 晶体管。本专利技术还提供了一种LDM0S，包括位于ρ型衬底中的η型漂移区、ρ+阱接触区、ρ型 体区、η+源区、η+漏区、栅介质层、源极金属、漏极金属、场氧化层、金属前介质，所述η型漂 移区与所述P型体区间无间隔，还包括至少一个P型降场层和至少一个P型掩埋阱，所述P 型掩埋阱位于所述P型体区下且与所述P型体区接触，所述P型降场层位于所述场氧化层 下、被所述η型漂移区包围且与所述场氧化层间有间隔。本专利技术还提供了一种集成LDMOS的半导体器件，包括位于ρ型衬底中的CM0S、NPN、 埋沟电阻以及上述LDM0S。本专利技术一种集成LDMOS的半导体器件中，所述LDMOS包括第一高压LDM0S、第二中 压LDMOS和第三低压LDMOS中至少一种，所述第一高压LDM0S、第二中压LDMOS和第三低压 LDMOS的η型漂移区的尺寸不同。本专利技术一种集成LDMOS的半导体器件中，所述CMOS晶体管包括NMOS和PMOS，还包 括位于所述NMOS的ρ型阱下的ρ型埋层。 本专利技术一种集成LDMOS的半导体器件中，埋沟电阻直接做在P型衬底中，包括η阱 电阻、P型电阻主体、P阱电阻、P+电阻接触区和电阻金属，所述η阱电阻置于所述P型衬底 中，所述P型电阻主体被所述η阱电阻包围，所述η阱电阻位于所述ρ型电阻主体上，所述 P+电阻接触区位于所述电阻金属下、被所述η阱电阻包围。 本专利技术一种LDM0S、集成该LDMOS的半导体器件及其制造方法的有益效果为通过 将传统2倍resurf结构的LDMOS中的降场层由表面推结至漂移区内部，在LDMOS中形成了 至少两个导电通道，降低了比导通电阻且提高了耐压，另外，在LDMOS的ρ型体区下引入掩 埋层，提高了开态耐压；这种结构的LDMOS易于集成，能够与其它器件一起集成在一个半导 体衬底中；制造集成有该LDMOS的半导体器件的工艺具有工艺步骤简单、制作周期较短、对工艺设备要求不高等特点。 附图说明下面将结合附图及实施例对本专利技术作进一步说明，附图中图1是传统2倍resurf LDMOS晶体管的剖面示意图；图2是根据本专利技术一个实施例的高压双通道LDMOS晶体管的剖面示意图；图3是根据本专利技术一个实施例的高压多通道LDMOS晶体管的剖面示意图；图4-9是根据本专利技术一个实施例的B⑶工艺下形成集成LDMOS晶体管的半导体器 件的结构示意图；图10是根据本专利技术一个实施例的BCD工艺下集成LDMOS晶体管的半导体器件的 制造方法的流程图；图11是用Medici软件仿真的传统2倍resurf LDMOS晶体管在正向导通时的剖 面结构图；图12是根据本专利技术一个实施例的用Medici软件仿真的双通道LDMOS晶体管在正 向导通时的剖面结构图； 图13是传统2倍resurf LDMOS晶体管与本专利技术双通道LDMOS晶体管的IV特性 仿真图；图14是本文档来自技高网...
【技术保护点】
一种集成ＬＤＭＯＳ的半导体器件的制造方法，其特征在于，包括以下步骤：Ｓ１、在ｐ型衬底（１０）中注入ｎ型杂质扩散形成ＬＤＭＯＳ的ｎ型漂移区（２０）、ＰＭＯＳ的ｎ型衬底（２１）、ＮＰＮ的集电区ｎ阱（２３）和埋沟电阻的ｎ阱电阻（２４）；Ｓ２、进行有源区刻蚀并进行硅局部氧化形成场氧化层（１１０）；Ｓ３、在所述ｐ型衬底（１０）中注入ｐ型杂质形成ＬＤＭＯＳ的ｐ型掩埋阱（３０Ｂ）、ＣＯＭＳ的ｐ型埋层（３１）和埋沟电阻的电阻主体（３２），在所述ＬＤＭＯＳ的ｎ型漂移区（２０）注入ｐ型杂质形成ｐ型降场层（３０Ａ），所述ｐ型降场层（３０Ａ）与所述场氧化层（１１０）间有间隔；Ｓ４、在所述ｐ型衬底（１０）中注入ｐ型杂质形成ＬＤＭＯＳ的ｐ型体区（７０）、ＮＭＯＳ的ｐ型衬底（７１），在所述ＮＰＮ的集电区ｎ阱（２３）中注入ｐ型杂质形成基区ｐ阱（７２），在所述埋沟电阻的ｎ阱电阻（２４）中注入ｐ型杂质形成ｐ阱电阻（７３），所述ｐ阱电阻（７３）位于所述电阻主体（３２）上方；Ｓ５、形成ＬＤＭＯＳ的栅氧化层（１００）、ＮＭＯＳ的栅氧化层（１０１）和ＰＭＯＳ的栅氧化层（１０２）；Ｓ６、注入ｐ型杂质和ｎ型杂质形成ＬＤＭＯＳ的ｐ＋阱接触区（４０）、ＬＤＭＯＳ的ｎ＋源区（５０）、ＬＤＭＯＳ的ｎ＋漏区（６０）、ＮＭＯＳ的ｐ＋阱接触区（４１）、ＮＭＯＳ的ｎ＋源区（５１）、ＮＭＯＳ的ｎ＋漏区（６１）、ＰＭＯＳ的ｎ＋阱接触区（４２）、ＰＭＯＳ的ｐ＋源区（５２）、ＰＭＯＳ的ｐ＋漏区（６２）、ＮＰＮ的基极ｐ＋接触区（４３）、ＮＰＮ的发射极ｎ＋区（５３）、ＮＰＮ的集电极ｎ＋接触区（６３）和埋沟电阻的ｐ＋接触区（４４）；Ｓ７、形成接触孔、淀积形成金属前介质（１２０）及源漏金属（８０－８３、９０－９４、１０３－１０４）。...
【技术特征摘要】
【专利技术属性】
技术研发人员：毛焜，乔明，
申请(专利权)人：深圳市联德合微电子有限公司，
类型：发明
国别省市：94
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