制造具有小多晶晶粒的SiGe层的方法及相关结构技术

所公开的实施例为一种制造ＳｉＧｅ层的方法，所述方法包括在第一压力下在单晶区（图３Ｂ的３０６）和至少一个隔离区（图３Ｂ的３１４与３１６）上沉积硅缓冲层（图３Ｂ的３２５），其中在所述至少一个隔离区（图３Ｂ的３１４与３１６）上所述硅缓冲层（图３Ｂ的３２５）为连续的，即包括小多晶晶粒。所述方法还包括在第二压力下在所述硅缓冲层（图３Ｃ的３２５）上形成硅锗层（图３Ｃ的３２７），其中在所述至少一个隔离区（图３Ｃ的３１４与３１６）上所述硅锗层（图３Ｃ的３２７）也是连续的，即包括小多晶晶颗粒。在一个实施例中，所述第一压力小于所述第二压力。在另一个实施例中，根据上述方法制造一种结构。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及半导体制造领域。更具体地说，本专利技术涉及在BiCMOS工艺中制造SiGe层的领域。
技术介绍
在硅锗(“SiGe”)双极CMOS(“BiCMOS”)技术中，在单个半导体芯片中同时制造SiGe异质结双极晶体管(“HBT”)以及CMOS晶体管。制造SiGe HBT时需要形成，除了其它结构外，集电极、隔离区及基极。在SiGe BiCMOS器件中形成SiGe HBT期间，在集电极和隔离区上沉积SiGe层，以分别形成单晶SiGe基极以及与该单晶SiGe基极接触的SiGe多晶层。应注意，这种SiGe层沉积称为“非选择性”沉积，因为在芯片的整个表面上以“非选择性”方式沉积覆盖SiGe层，但是该SiGe层的结构取决于SiGe层沉积于其上的材料。具体地说，在集电极上生长单晶SiGe层，而在浅沟槽隔离(“STI”)区上生长多晶SiGe层，其中SiGe层通常形成大多晶晶粒。如上所述，这样形成的多晶SiGe典型地用于HBT的单晶SiGe基极的电连接。不利地是，由于大多晶晶粒之间的空隙(void)，包括大多晶晶粒的SiGe层产生表面粗糙度增大的区域和“不连续”。由于电流必须在它们附近找到路径，这些区域与不连续会减低电导。并且，由大多晶晶粒的存在引起的不连续导致在与BiCMOS工艺相关联的蚀刻步骤期间对下面的层，例如下面的CMOS结构的保护降低。因此，在BiCMOS技术中存在着对于制造具有小多晶晶粒的SiGe层的需要，其可导致提高的连续性以及降低的表面粗糙度，因而增大电导率，并在BiCMOS工艺中的蚀刻步骤期间减少对CMOS结构的可能的损伤。
技术实现思路
本专利技术旨在制造具有小多晶晶粒的SiGe层的方法及相关结构。本专利技术解决了现有技术中对于包括小多晶晶粒的SiGe层的需要，其可导致提高的连续性以及降低的表面粗糙度，因而增大电导率，并在制造期间减少对CMOS结构的可能的损伤。根据一个实施例，本专利技术为一种制造SiGe层的方法，所述方法包括在第一压力下在单晶区和至少一个隔离区上沉积硅缓冲层，其中在所述至少一个隔离区上所述硅缓冲层是连续的，即包括小多晶晶粒。所述方法还包括在第二压力下在所述硅缓冲层上形成硅锗层，其中在所述至少一个隔离区上所述硅锗层也是连续的，即包括小多晶晶粒。在一个实施例中，所述第一压力小于所述第二压力。例如，所述第一压力可小于或等于约50托(Torr)，而所述第二压力可大于或等于约100托。在另一个实施例中，本专利技术为一种根据上述方法制造的结构。对于现有技术的普通技术人员来说，在阅览了以下说明与附图之后，本专利技术的其它特征与优点将变得更加显而易见。附图说明图1示出了在为实施本专利技术的实施例所采取的步骤应用之前代表性SiGe BiCMOS结构的一些特征的截面图；图2示出了流程图，说明了为实施本专利技术的实施例所采取的步骤；图3A示出了根据本专利技术的一个实施例形成的在进行了图2的步骤203之后代表性SiGe HBT的一些特征的截面图；图3B示出了根据本专利技术的一个实施例形成的在进行了图2的步骤205之后代表性SiGe HBT的一些特征的截面图；以及图3C示出了根据本专利技术的一个实施例形成的在进行了图2的步骤207之后代表性SiGe HBT的一些特征的截面图。具体实施例方式本专利技术旨在制造具有小多晶晶粒的SiGe层的方法及相关结构。下面的说明包含关于实施本专利技术的具体信息。现有技术的技术人员将会发现，可采用不同于在本申请中具体讨论的方式实施本专利技术。此外，为了不使本专利技术难于理解，本专利技术的一些具体细节没有进行讨论。在本申请中没有说明的具体细节是现有技术的普通技术人员所熟知的。本申请的附图及其结合的详细说明仅旨在本专利技术的代表性实施例。为保持简短起见，利用本专利技术原理的本专利技术的其它实施例没有在本申请中具体说明，也没有在本附图中具体示出。图1示出了在为实施本专利技术的实施例所采取的步骤应用之前代表性SiGe BiCMOS结构的各种特征与元件的截面图。已略去了对于现有技术的普通技术人员显而易见的特定细节及特征。结构100包括，除了其它结构外，衬底102、埋层104、集电极106、集电极沟道(sinker)108、深沟槽110与112，以及隔离区114、116与118。埋层104位于衬底102内，其可通过注入掺杂形成。集电极沟道108位于埋层104上并与其接触。可通过将重度浓掺杂剂从集电极沟道108的表面向下扩散至埋层104形成集电极沟道108。埋层104与集电极沟道108包括N+型材料，即相对重掺杂的N型材料。埋层104与集电极沟道108提供从集电极106至集电极接触(在任何附图中未示出)的低电阻电路径。如图1所示，集电极106位于埋层104上并与其接触。集电极106包括N型单晶硅，可利用减压化学气相沉积(“RPCVD”)工艺外延沉积该N型单晶硅。由图1可以看出，深沟槽结构110与112以及隔离区114、116与118提供与在衬底102上的其它器件的电隔离。在衬底102中形成深沟槽结构110与112。可通过STI工艺形成由非热氧化物构成的隔离区114、116与118。图2示出了流程图，说明了为实施本专利技术的实施例所采取的代表性工艺步骤。图2的流程图200中已略去了对于现有技术的普通技术人员显而易见的特定细节及特征。例如，现有技术中公知一个步骤可由一个或多个子步骤构成，或者包括具体设备或材料。虽然流程图200中所示的步骤201至209足以说明本专利技术的一个实施例，本专利技术的其它实施例可利用与流程图200中所示的不同的步骤。图3A、3B以及3C示出了根据本专利技术的一个实施例形成的在制造的中间阶段中代表性SiGe HBT的一些特征的截面图。该制造的中间阶段显示出根据本专利技术的一个代表性实施例形成的一个代表性SiGe HBT结构的基本制造的一些特征。该制造阶段将在下面关于图2的流程图200进行更详细的说明。参考图2与3A，在流程图200中的步骤201中，在P型衬底(在图3A中未示出)中形成双极器件的CMOS器件、埋层、深沟槽(在图3A中都未示出)、集电极306以及隔离区314与316。图3A中的集电极306以及隔离区314和316分别与图1中的集电极106以及隔离区114和116类似。隔离区314和316包括可通过STI工艺形成的非热氧化物。集电极306包括可利用RPCVD工艺外延沉积的N型单晶硅。在流程图200中的步骤203中，在结构303上进行包括“HF湿法清洗”工艺和“氧化物去除”工艺的“预清洗”工艺，该“预清洗”工艺从上表面340去除氧化物层(未示出)，且为外延沉积准备上表面340。在一个实施例中，氧化物移除工艺可包括在从约800摄氏度(℃)至约1000℃之间范围内的温度下氢气中烘焙，随后将温度降低至处理温度，该处理温度可低于约700℃。在一个实施例中，处理温度为约670℃。参考图2与3B，在流程图200中的步骤205中，分别在部分332、334以及336处的隔离区314、集电极306以及隔离区316之上沉积硅缓冲层325，以开始SiGe层的形成。如下面将进一步说明的，根据本专利技术，硅缓冲层325在部分332与336处包括小多晶晶粒，虽然通常在浅沟槽隔离区314与316的非热氧化物之上形成大多晶晶粒。由于集电极306包括单晶硅，硅缓冲层325在部分本文档来自技高网...

【技术保护点】
一种在半导体芯片中制造结构的方法，包括以下步骤：在第一压力下在单晶区和至少一个隔离区上沉积硅缓冲层，其中在所述至少一个隔离区上所述硅缓冲层是连续的；以及在第二压力下在所述硅缓冲层上形成硅锗层，其中在所述至少一个隔离区上所述硅 锗层是连续的。

【技术特征摘要】
【国外来华专利技术】US 2003-5-13 10/437,5301.一种在半导体芯片中制造结构的方法，包括以下步骤在第一压力下在单晶区和至少一个隔离区上沉积硅缓冲层，其中在所述至少一个隔离区上所述硅缓冲层是连续的；以及在第二压力下在所述硅缓冲层上形成硅锗层，其中在所述至少一个隔离区上所述硅锗层是连续的。2.根据权利要求1的方法，其中所述沉积所述硅缓冲层的步骤包括以下步骤在所述单晶区和所述至少一个隔离区上进行预清洗工艺；以及在所述第一压力下在所述单晶区和所述至少一个隔离区上沉积所述硅缓冲层，其中在所述至少一个隔离区上所述硅缓冲层是连续的。3.根据权利要求1的方法，其中所述第一压力小于所述第二压力。4.根据权利要求1的方法，其中所述第一压力小于或等于约50托。5.根据权利要求1的方法，其中所述第二压力大于或等于约100托。6.根据权利要求1的方法，其中在低于或等于约700℃的温度下进行所述沉积所述硅缓冲层的步骤和所述形成所述硅锗层的步骤。7.根据权利要求1的方法，其中在等于约670℃的温度下进行所述沉积所述硅缓冲层的步骤和所述形成所述硅锗层的步骤。8.根据权利要求1的方法，其中进行所述在第一压力下在单晶区和至少一个隔离区上沉积所述硅缓冲层的步骤，持续时间等于约200秒。9.根据权利要求1的方法，其中进行所述在第二压力下在所述硅缓冲层上形成所述硅锗层的步骤，持续时间等于约600秒。10.一种...

【专利技术属性】
技术研发人员：GD尤伦，S沃，
申请(专利权)人：杰斯半导体公司纽波特工厂，
类型：发明
国别省市：US[美国]