一种全低温工艺用于在不包括外延层的衬底中制造各种半导体器件。所述器件包括非隔离的横向ＤＭＯＳ、非隔离的延伸漏极或漂移的ＭＯＳ器件，横向沟槽ＤＭＯＳ、隔离的横向ＤＭＯＳ、ＪＦＥＴ和耗尽模式器件、以及Ｐ－Ｎ二极管箝位和整流器和结端区。由于所述工艺消除了对于高温工艺的需求并且采用“注入原样”掺杂分布，所以它们构成允许器件对于ＩＣ被添加或省略而无需更改用于生产剩下的器件的工艺的模块架构。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体芯片制造，并且具体地涉及单片地制造、集成和电隔 离半导体芯片中的高压和低压双极、CMOS和DMOS晶体管和无源元件的 方法，而无需高温制造工艺步骤。
技术介绍
在半导体集成电路(IC)芯片的制造中，经常需要电隔离形成于芯片表 面上的器件，尤其当这些器件在不同的电压工作时。这样的完全的电隔离对 于集成某些类型的晶体管是需要的，包括双极结晶体管和包括功率DMOS 晶体管的各种金属氧化物半导体(MOS)晶体管。完全隔离对于允许CMOS 控制电路在工作期间浮置到远高于衬底电位的电位也是需要的。完全隔离在模拟、功率、和混合信号集成电路的制造中尤为重要。在许 多电路和应用中，对于在与其它隔离的器件的相同的芯片上集成隔离的和非 隔离的高压器件两者可以是需要或希望的；其警告是高压器件制造不应当降 低隔离的电特性，并且隔离的制造步骤不应当不利地改变高压器件的特性。 存在这样做的各种方法。在P型衬底材料中制造的传统的CMOS未促进其器件的完全隔离，因 为每个形成NOMS晶体管的体(背栅极)的阱都被短路于衬底电位，典型 地是最负的芯片上电位。外延结隔离或epi-JI采用N型外延层，其在P型硅 衬底顶上生长并且被深P型隔离扩散分离为电隔离的桶区(tub)-深P型 隔离扩散需要高温工艺实施。高温工艺引起衬底和外延层中掺杂剂原子的再 分布，导致使用 一共同工艺制造的不相似的器件制造中的不希望的折中和危13害。此外，在epi-JI工艺中采用的高温扩散和外延通常与大晶片直径并且和 亚微米CMOS工广中常见的先进的低温处理设备不相容。 隔离的源极-体短路的益处在高压或功率器件中，集成源极-体短路的MOS晶体管存在超过无源 极-体短路的MOS晶体管的不同的性能和耐久性的优势。与传统逻辑和小 信号器件相比，具有集成源极-体短路的功率或高压器件具有超过具有分离 和物理远离的源极和体接触的明显的优点。在许多功率器件中对于源极-体短路的需求是其应用和功率电流要求 的结果。 一种快速获得给定应用中功率器件的电需求的方式是考虑其对于负 载和对于其电源的拓朴关系。我们在此指称该关系为"开关-负载拓朴"。在图1A和1B中，连接至地或负电位的功率MOSFET与连接至正电位 或电源Vcc的负载串连。由于MOSFET "开关，，被连接至地，所以我们在此 拓朴地指称它是低压侧开关或LSS,既便它被用作电流源。在图1A中，使 用传统非隔离CMOS工艺，电路1包括负载3,包括NMOS 2的LSS,和电 流检测电阻器4。在这样的工艺中，MOSFET 2的体接触需要被短路于衬底， 即它被接地。为了测量跨过检测电阻器的电压，电流检测要求NMOS 2的源极应当不 被短路至体和衬底，即V^Vs。源极和体之间的电压差引起许多问题。具体 地，任何跨过检测电阻器4建立出的电压都增加源极对体电位，这又增加 MOSFET的阈值电压(由于被称为"体效应"的现象)。高阈值又增加导通 电阻同时降低饱和电流，不利地影响开关性能。断开源极和体的另一不希望 的效应是在漏极对体二极管5中任何雪崩或位移电流都不通过检测电阻器并 且因而未被探测到。最后，没有低电阻体接触，则可以容易地出现快反向击 穿。使用具有集成源极-体短路的LSS器件，例如图1B的电路10中的 NMOS 12，漏极对体二极管15反并联于MOSFET的漏极和源极端子(即反 向偏置但是并联)，使得流过负载13的任何电流都在检测电阻器14中被探 测，无论是否该电流流过NMOS 12的沟道或流过反向偏置的二极管15。因 为无论源极电位如何，VSB = 0，所以没有体效应是明显的，并且晶体管的导 电特性不随电流显著改变。源极-体短路还通过减小快反向效应的风险(下面讨论)而改善了雪崩 耐久性，尤其如果源极-体短路可以在大面积器件上被均匀地分布而非在单个位置被短路在一起。将源极体短路集成到大面积NMOS中，尽管在分立的功率器件中常见，但是在集成形式需要p型体与p型衬底的隔离，这是传统CMOS不能提供的。提供这样的隔离的工艺对于制造是复杂的，经常要 求高温制造步骤。在图1C和1D中，连接至正电位或电源Vcc的功率MOSFET与连接至 地或负电位的负载串连。由于MOSFET "开关，'被连接至正电源，我们在此 拓朴地指称它作为高压侧开关或HSS，既便它被用作电流源。使用传统非隔离的CMOS工艺，图1C中的电路20包括负载23和包括 NMOS 22的HSS。在这样的工艺中，MOSFET 22的体接触需要短路于衬底， 即它祐:接地。当NMOS导通并且Vs增加至接近Vcc的电位时，大的反向偏 置电位-V犯跨过二极管25建立。所得的体效应引起NMOS 22的阈值显著的薄栅极氧化物。使用具有集成的源极-体短路的器件，例如图1D的电路30中的NMOS 32，负载33中的电流可以容易地被控制，无需抵消由于体效应引起的阈值 变化。在这样的拓朴中，漏极对体二极管35对于MOSFET的漏极和源极端 子保持反并联(即反向偏置但是并联)，并且在所有正常工作条件下都保持 反向偏置。因为无论源极电位如何VSB = 0,所以没有体效应是显著的，并且 晶体管的导电特性不随电流而显著改变。源极-体短路还提供减小快反向效 应的风险(下面讨论)而改善了雪崩耐久性，尤其如果源极-体短路可以在 大面积器件上被均匀地分布而非在单个位置被短路在一起。。将源极体短路 集成到大面积NMOS中，尽管在分立的功率器件中常见，但是在集成形式 中需要P型体与P型衬底的隔离，这是传统CMOS不能提供的。提供这样 的隔离的工艺对于制造是复杂的，经常要求高温制造步骤。在图1E、 1F和1G中，功率MOSFET被用作双向开关，而没有永久连 接至或者正或者负的电源干线的源极或漏极。由于MOSFET "开关"不连接 至任何电源而是可以在任一方向阻塞电流或导通电流，所以我们在此拓朴地 指称它是AC开关，或"通道晶体管"(pass transistor)。使用传统CMOS制造，图IE中的通道晶体管40分别包括具有接地体 连接的NMOS41 、和反向偏置的源极对体和漏极对体二极管42和43 。术语 "源极，，和"漏极"在通道晶体管或AC开关应用中有些任意，因为在任何 给定的情形中，经常不可能确定以Vs偏置或以Vo偏置的哪个端子将更正。 因为^夸过二才及管42和43的电压大，所以体效应可以引起NMOS 41的阈值、 导通电阻、和饱和电流的显著改变，使得它是低劣的AC开关。实施要求至少两个具有源极-体短路的NMOS器件的AC开关的替代方 案在图1F的电路45中示出，其中NMOS晶体管46和47与公共电源Vs串 连，使得漏极对体二极管48和49背对背连接。在其关闭状态，栅极端子被 偏置至源极端子Vs由此避免沟道传导。通过反并联体二极管的传导也被避 免，因为两个二极管之一保持反向偏置，无论跨过该串连开关所施加的极性 如何。在其导通状态，只要公共栅极被偏置为源极端子以上，则AC开关45 可以在任一方向传导电流，因为两个晶体管均被打开。所得的AC开关可以 被双向阻塞或者双向导通。尽管电压Vs浮置于Vd,和Vo2之间的事实，但 是因为VsB-O,即各晶体管具有集成的源极体短路，所以没有体效应是显著 的。本文档来自技高网...
【技术保护点】
一种在半导体衬底中制造横向ＤＭＯＳ晶体管的工艺，所述衬底是第一导电类型的并且不包括外延层，所述工艺包括： 在所述衬底的表面形成场氧化物层； 在所述衬底的表面上形成与所述场氧化物层横向间隔开的第一掩模层； 将第二导电类型的掺 杂剂注入所述衬底，从而形成第二导电类型的共形漂移区，所述漂移区具有在接近所述场氧化物层的第一边的区域中的第一较深部、在接近于所述场氧化物层的第二边的区域中的第二较深部、和在所述场氧化物层下面的较浅部； 在所述漂移区的第一和第二较深部和 相邻于所述漂移区的第一较深部的衬底的区域上方形成第二掩模层； 注入第一导电类型的掺杂剂，从而形成体区； 在所述漂移区的第一较深部上方并且在所述体区和所述漂移区的第一较深部之间的衬底的区域上方形成栅极电介质层；并且 在所述栅 极电介质层上方形成栅极。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：理查德K威廉斯，唐纳德R迪斯尼，琼韦陈，陈伟钿，余亨熙，
申请(专利权)人：先进模拟科技公司，
类型：发明
国别省市：US[美国]
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