高压双极-CMOS-DMOS集成电路器件及其模块形成方法技术

一种全低温工艺用于在不包括外延层的衬底中制造各种半导体器件。所述器件包括非隔离的横向ＤＭＯＳ、非隔离的延伸漏极或漂移的ＭＯＳ器件，横向沟槽ＤＭＯＳ、隔离的横向ＤＭＯＳ、ＪＦＥＴ和耗尽模式器件、以及Ｐ－Ｎ二极管箝位和整流器和结端区。由于所述工艺消除了对于高温工艺的需求并且采用“注入原样”掺杂分布，所以它们构成允许器件对于ＩＣ被添加或省略而无需更改用于生产剩下的器件的工艺的模块架构。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体芯片制造，并且具体地涉及单片地制造、集成和电隔 离半导体芯片中的高压和低压双极、CMOS和DMOS晶体管和无源元件的 方法，而无需高温制造工艺步骤。
技术介绍
在半导体集成电路(IC)芯片的制造中，经常需要电隔离形成于芯片表 面上的器件，尤其当这些器件在不同的电压工作时。这样的完全的电隔离对 于集成某些类型的晶体管是需要的，包括双极结晶体管和包括功率DMOS 晶体管的各种金属氧化物半导体(MOS)晶体管。完全隔离对于允许CMOS 控制电路在工作期间浮置到远高于衬底电位的电位也是需要的。完全隔离在模拟、功率、和混合信号集成电路的制造中尤为重要。在许 多电路和应用中，对于在与其它隔离的器件的相同的芯片上集成隔离的和非 隔离的高压器件两者可以是需要或希望的；其警告是高压器件制造不应当降 低隔离的电特性，并且隔离的制造步骤不应当不利地改变高压器件的特性。 存在这样做的各种方法。在P型衬底材料中制造的传统的CMOS未促进其器件的完全隔离，因 为每个形成NOMS晶体管的体(背栅极)的阱都被短路于衬底电位，典型 地是最负的芯片上电位。外延结隔离或epi-JI采用N型外延层，其本文档来自技高网...

【技术保护点】
一种在半导体衬底中制造横向ＤＭＯＳ晶体管的工艺，所述衬底是第一导电类型的并且不包括外延层，所述工艺包括：　在所述衬底的表面形成场氧化物层；　在所述衬底的表面上形成与所述场氧化物层横向间隔开的第一掩模层；　将第二导电类型的掺 杂剂注入所述衬底，从而形成第二导电类型的共形漂移区，所述漂移区具有在接近所述场氧化物层的第一边的区域中的第一较深部、在接近于所述场氧化物层的第二边的区域中的第二较深部、和在所述场氧化物层下面的较浅部；　在所述漂移区的第一和第二较深部和 相邻于所述漂移区的第一较深部的衬底的区域上方形成第二掩模层；　注入第一导电类型的掺杂剂，从而形成...

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：理查德K威廉斯，唐纳德R迪斯尼，琼韦陈，陈伟钿，余亨熙，
申请(专利权)人：先进模拟科技公司，
类型：发明
国别省市：US[美国]