电子元件及其制造方法技术

本发明专利技术公开了一种电子元件，特别是，例如一种包括ＴＦＴ、存储电容器或叠层器件的导电层之间的交叉的电子元件。电子元件包括衬底，在该衬底上设置有形成电极的第一导电层。由第二导电层形成的第二电极通过至少一个介电层与第一电极隔开，该介电层包括电绝缘材料（优选地具有抗电击穿的高阻抗）的夹层以及另一可光图案化的电绝缘材料层。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种电子元件(electric component)，该电子元件包括具有由至少一 个介电层所隔开的第一导电层(first electricallyconductive layer)和第二导电层的 叠层(stack)。本专利技术还涉及一种制造该电子元件的方法。
技术介绍
诸如互补金属氧化物半导体(CMOS)电路、P沟道金属氧化物半导体(PMOS)电路或 n沟道金属氧化物半导体(NM0S)电路的电子电路包括大量的有源和无源电子元件，诸如薄 膜晶体管(TFT)和电容器。典型的TFT结构包括适当掺杂的半导体，在该半导体中或者邻近该半导体设置了漏极区和源极区，该半导体由合适的介电材料将其与栅电极隔开。单个 TFT通常实现为一个叠层，该叠层包括衬底、第一导电层、半导体、电介质(dielectric)以 及第二导电层。电子电路可以包括多个这样的电子元件，尤其是电容器、薄膜晶体管(TFT) 以及导电层的交叉，这决定了基本上夹在第一导电层与第二导电层之间的介电层的几何形 状。 应当理解的是，在半导体
中，对于很多电子电路元件来说，电介质厚度的 减小改善了它们的电学特性，如开关速度、操作电压、功耗。此外，临界横向器件尺寸(例 如，TFT沟道长度)的小型化使得有必要同时减小电介质的厚度，以确保基本的器件縮放规 则(device scaling rule)。在半导体物理学中，通常都知道，当TFT的沟道长度变得太短 时，TFT的开关特性会变得少于限定。这样的短沟道效应(short-channel effect)包括差 的亚阈值斜率(sub-threshold slope)、阀值电压的改变以及故障或电流饱和，而这样的短 沟道效应通常是不期望出现的。S.M. Sze，Wiley & Sons (纽约)在1981年的"Physics of Semiconductor Devices"中描述了这些现象。通过同时按比例减小电介质的厚度，可以避 免这些短沟道效应。因此，为了达到更高的开关速度(通常通过减小沟道长度来获得)，还 必须按比例减小电介质的厚度。 此外，期望减小存储电容器的表面面积，以降低电短路风险。这需要利用更薄和/ 或更高介质常数的介电层。 然而，随着电介质厚度的减小，介电层相对侧上的导电层之间的电短路风险增加。 这种现象通常称作击穿。对于一些电介质，电击穿不仅可以取决于所施加的电压，也可以取 决于所施加的电压的持续时间和流过电介质的电流总量。具体地，光敏材料经常表现出相 对差的击穿特性。这可归因于它们相对较高的离子含量，例如，由于光敏引发剂材料(混合 在光致抗蚀剂中)的使用，其中，该光敏引发剂材料包含离子成分或离子基或者可以形成 离子成分或离子基，以在(UV)光刻(photo-lithography)期间暴露于(UV)光之后使得光 致抗蚀剂发生合适的化学反应。
技术实现思路
本专利技术的目的在于提供一种电子元件，诸如薄膜晶体管、存储电容器或各导电层的交叉，其中，降低了电击穿的风险，这使得这种电子元件的操作寿命得到改善，从而，也改 善了包括这种电子元件的器件的操作寿命。 为此，在根据本专利技术的电子元件中，介电层包括电绝缘材料的夹层，该夹层至少部 分被另一层可光图案化的电绝缘材料覆盖。 已经发现，通过向包括可光图案化材料的介电层提供具有高时变电击穿强度 的介电材料的附加夹层，产生了对时变击穿特性具有实质改进的介电双层(dielectric bi-layer)。由于形成夹层的电绝缘层位于由此形成的介电双层中的下部位置，并且不是直 接可光图案化的，因此可以使用可光图案化的顶部层作为掩膜来图案化夹层。这种双层可 以用于栅极电介质和存储电容器电介质以及导电层交叉之间的绝缘体。优选地，将聚合物 用于夹层。例如，夹层由多于一种材料的叠层组成。 根据本专利技术的电子元件中的双层具有另外的优点，因为使用了可光图案化的尤其 是有机材料作为介电双层的上部层，所以减少了所需的加工步骤，例如，通孔的图案化。可 光图案化材料通常具有相对高的离子含量和相对差的时变电击穿特性。通过提供根据本发 明的双层，提供了一种电介质，该电介质结合了光敏性(可光图案化层)和低离子含量或迁 移率的优点。还发现，介电层，特别是光敏层，使得能够简单经济地沉积和图案化。这种介 电材料是用于低成本有机电子器件尤其是用于包括柔性显示器的电子器件的重要组成。 应当注意的是，在第一导电层与夹层之间以及在另一可光图案化得材料与第二导 电层之间可以存在合适的半导体层。 为了产生在介电叠层的相对侧面上的导电层(尤其为金属层)之间的互连，可以 将包括绝缘材料的夹层沉积在第一导电层的顶部，然后例如旋转涂覆可光图案化的层。包 括至少部分被可光图案化的层覆盖的绝缘材料的夹层可以组成TFT、存储电容器或两个导 电层的交叉的介电层。在通过使用例如标准UV光刻或激光来结构化可光图案化的层之后， 可以使用合适的蚀刻剂或溶剂来去除下面的夹层。优选在湿化学蚀刻或干蚀刻上的溶解， 以防止对电介质表面的不期望的修改。如果相对于介电双层的随后的层是例如对表面化学 性质敏感的有机半导体，这就尤其重要。 通过使用叠加的可光图案化层(该可光图案化层形成根据本专利技术的电子元件的 一部分)作为掩膜用来对包括绝缘材料的夹层合适地图案化，不需要附加的掩膜步骤(例 如，对准和暴露)。优选地，夹层被选择为在另一层(光致抗蚀剂)的合适显影液中是可 溶的。因此，在使用正极型可光图案化的材料的情况下，暴露于UV辐射的可光图案化层 的区域和下面的包括绝缘体材料的夹层的区域在单个步骤中是可去除的。在使用负极型 可光图案化的材料的情况下，未暴露于UV辐射的可光图案化层的区域和下面的包括绝缘 体材料的夹层区域可以在单个步骤中去除。为了防止包括绝缘体材料的夹层的向下蚀刻 (under-etching)，夹层在普通显影剂中的溶解度优选地不超过可光图案化层在显影剂中 的溶解度。优选地，绝缘体材料是无机的。优选地，可光图案化的材料是有机的。此外，在 所附权利要求中阐述根据本专利技术的电子元件的进一步有利的实施例。 应当注意的是，包括双层的电介质材料是已知的，例如，从S.Y.Park等人在 "Appl.Phys. Lett. ， 85 (2004) 2283-2285"发表的文章可以得知。该文本公开了一种电介质， 该电介质包括旨在组合期望的特性的两个层，尤其包括具有良好介电特性和特定表面化学 性质的层。美国专利第4， 907， 046号公开了一种具有改进的介质击穿特性的多层电介质。5其中所公开的包括多个无机层的设计并不适用于低成本电子器件。 根据本专利技术的方法包括以下步骤 在衬底上形成包括电子元件的第一 电极的第一导电层， 在第一导电层上沉积介电材料的夹层，该介电材料包括电绝缘材料； 在介电材料的夹层上沉积另一介电材料层，该另一介电材料层包括可光图案化的电绝缘材料； 将另一层和夹层两者结构化，其中，另一介电材料层用作夹层的掩膜； 形成包括电子元件的第二电极的第二导电层 应当注意的是，形成一个层的步骤可以包括沉积层的步骤以及图案化沉积的层的 步骤。可选择地，在单个制造步骤期间可以执行形成一个层的步骤。此外，在所附权利要求 中阐述了根据本专利技术本文档来自技高网...

【技术保护点】
一种电子元件，包括叠层，所述叠层具有至少由介电层隔开的第一导电层和第二导电层，其中，所述介电层包括电绝缘材料的夹层，所述夹层至少部分地被另一层可光图案化的电绝缘材料覆盖。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：克里斯托夫威廉塞莱，莫妮卡约翰内斯贝恩哈克斯，格温赫尔曼纳斯格林克，尼古拉斯阿尔德贡达扬玛丽亚范阿尔勒，亚尔马埃德泽尔爱科胡伊特马，
申请(专利权)人：聚合物视象有限公司，
类型：发明
国别省市：NL[荷兰]