纠错器件及其方法技术

公开了一种用于纠错的器件及其方法。该方法包括在纠错器件的第一操作阶段期间从存储器件（１０４）、（１０６）重获原始数据。通过连接多种存储器件（１０４）、（１０６）的总线接口器件（１１０）重获原始数据。在第二操作阶段期间，将原始数据从总线接口器件输出到总线主控器（１０２）。另外，计算纠错数据（１０８），并在第二操作阶段期间对原始数据执行纠错（１１２）。通过在执行纠错之前重获原始数据，以及通过在相同的操作阶段期间输出原始数据并校正原始数据，可从存储器件（１０４）、（１０６）更快地重获数据。

【技术实现步骤摘要】
【国外来华专利技术】
本公开涉及纠错且尤其是涉及用于存储器件的纠错。
技术介绍
器件诸如随机存取存储器(RAM)、闪速存储器和硬盘驱动器的 存储器件会包含存储错误。这些错误会由存储器件的物理因素或其它 因素引起。存储错误会导致从存储器件中读取错误的数据，并且频繁 的或重复的错误会引起不好的器件操作。为了减小存储器存储错误的影响，器件可以采用纠错技术。例如， 存储器件能为在存储器件中的存储位置存储纠错码(ECC)数据。该 ECC数据包含允许该器件检测错误的奇偶校验或其它数据。另外，该 ECC数据可包含允许该器件校正所检测错误的纠错数据。为改善存储可靠性，每次从存储器读取数据时都能执行纠错。然 而，执行纠错会降低系统效率。例如，以八个纠错位在64位数据上的 纠错操作可需要20或更多级的组合逻辑。因此，执行纠错会增加数据 等待时间，或者如果在流水线系统中操作，当从存储器读取时会增加 处理器经历的等待状态的数量。因此，希望提供一种执行纠错而不希望降低系统效率的器件。附图说明图l是根据本公开执行纠错的器件的特定实施例的框图； 图2是图1中示例的总线接口的框图； 图3是图1中示例的纠错模块的框图；以及图4是图1中示例的器件的特定时序布置的图。 不同附图中使用的相同参考符号表示类似的或相同的项。 具体实施例方式公开了用于纠错的器件及其方法。该方法包括在纠错器件的第一 操作阶段期间从存储器件重获原始数据。原始数据是通过连接各种存 储器件的总线接口器件重新取得的。在第二操作阶段期间，将原始数 据从总线接口器件输出到总线主控器。另外，计算纠错数据，并在第 二操作阶段期间对原始数据执行纠错。通过在执行纠错之前重获原始 数据，并通过在同一操作阶段期间输出原始数据和更正原始数据，能 更快地从存储器重获数据。参考图l，示例了执行纠错的数据处理系统100的特定实施例的框图。将数据处理系统100的组件全部结合到单一集成电路上，在这种情 况下数据处理系统100可称为系统级芯片(SOC)。数据处理系统100 包括具有输入和输出的总线主控器102。总线主控器102可以是能向或 从存储器起动存取的处理器、直接存储器存取(DMA)器件或其它器 件。数据处理系统100还包括地址总线114。地址总线114连接到总线主 控器102的输出。数据处理系统100还包括存储器件104和存储器件106。 存储器件104和106每个都包括连接到地址总线114的输入且每个都包 括第一和第二输出。存储器件104和106中的每个可以是非易失性存储 器件，例如闪速存储器件、动态RAM(DRAM)器件、静态RAM ( SRAM) 器件或其它类型的存储器件。存储器件104和106每个都可以是不同类 型的存储器件。另外，为了示例目的虽然示出了具有两个存储器件的 数据处理系统IOO，但应意识到数据处理系统100可以并入许多存储器件。另外，数据处理系统100包括纠错计算模块108，其具有连接到存 储器件104和存储器件106的第一输出的输入。另外，纠错计算模块108 包括输出。纠错计算模块108包括硬件模块，其由用于计算纠错数据的 组合逻辑元件组成(未示出)。数据处理系统100还包括总线接口110，其具有连接到存储器件104 和106的第一输出的输入。另外，总线接口110包括输出。总线接口可 以包括下面相对图2描述的纵横开关(cross bar switch)或其它适当的 总线接口器件。数据处理系统100还包括纠错模块112，其具有连接到总线接口IIO 的输出的第一输入和连接到纠错计算模块108的输出的第二输入。纠错 模块112还包括连接到总线主控器102的输入的输出。在操作期间，总线主控器102同时访问存储器件104和106。因此， 通过器件时钟信号使总线主控器102、总线接口IIO、以及存储器件104 和106操作的时序同步。另外，访问存储器件104和106—般会发生在数 据处理系统100的许多操作阶段。每个操作阶段可能需要一个和多个器 件时钟周期。另外，在替代的特定实施例中，数据处理系统100能异步 操作。例如，当总线主控器102从存储器件104和106中的一个重新得到数 据时，重获会发生在三个操作阶段寻址阶段；数据重获阶段；和数 据传送阶段。根据本公开的一个方面，包括计算纠错数据和更正原始 数据的错误处理发生在数据传送阶段期间，而不是数据重获阶段。因 此，与从总线接口110到纠错模块112和到总线主控器102传输数据的同 时，执行错误处理。通过将错误处理从数据重获阶段移动到数据传送 阶段，减少了总线主控器102必须等待错误被校正的数据的时间量，因 此改善了数据处理系统100的效率。在寻址阶段期间，总线主控器102经由地址总线114通过将地址提 供给存储器件104和106来启动访问。存储器件104和106中的每一个包 括多个存储位置，每个存储位置都与地址相关。因此，如果存储器件 104确定通过总线主控器102发送的地址与它的存储位置中的一个相 关，则其会将在存储位置存储的原始数据传送到总线接口l10。存储器 件106以类似的方式操作。在数据重获阶段期间，通过存储器件104或存储器件106发送的原 始数据会在总线接口110处锁存。在一些常规系统中，在总线接口IIO 锁存数据之前执行错误处理。这增加了用于数据重获阶段所需的时间， 因此延长了数据等待时间并降低了器件吞吐量和整个系统性能。例如， 总线主控器102通常进入等待状态直到它已接收从存储器件104或存储 器件106重获的数据。通过与来自其它存储器件的多路复用数据并行执 行错误处理，能够减少等待状态的数量，因此改善了数据处理系统IOO 的性能。在数据传送阶段期间，原始数据从总线接口110发送到纠错模块 112。该传送操作可包括使锁存的数据对纠错模块112有用。而且在数 据传送阶段期间，纠错计算模块108从提供原始数据的存储器件重获纠 错信息。在特定实施例中，纠错信息可以是与原始数据相关的纠错校 正子(error correction syndrome)。纠错计算模块108计算与原始数据 相关的纠错数据。在数据传送阶段期间，纠错模块接收来自纠错计算模块108的纠错 数据，并将纠错数据应用于从总线接口110接收的原始数据以产生错误 被校正的数据。在数据传送阶段期间将错误被校正的数据提供给总线 主控器102。随后总线主控器102能够重复所述的操作以从存储器件104 和106重获附加的数据。应意识到，虽然相对出于示例目的的三个操作阶段描述了数据处理系统100的操作，但是在替代的特定实施例中，数据处理系统100可以以多于或少于三个操作阶段的方式操作。参考图2，描述了图1中示例的总线接口110的框图。总线接口110 包括纵横开关202、存储器件接口204和存储器件接口206。纵横开关202 包括两个输入连接和输出。存储器件接口204包括来自诸如图1的存储 器件104的存储器件(未示出)的输入连接。存储器件接口204还包括 连接到纵横开关202的输入的输出。存储器件接口206包括与连接到存 储器件204不同的存储器件，例如图1的存储器件106的输入连接。存储 器件接口206还包括连接到纵横开关202的输入的输出连接。存储器件 接口204本文档来自技高网...

【技术保护点】
一种方法，包括：　在第一操作阶段期间从第一存储器件重获第一未被校正的数据；基于与所述第一未被校正的数据相关的第一纠错码（ＥＣＣ）数据计算第一纠错数据，在不同于所述第一操作阶段的第二操作阶段期间计算所述第一纠错数据；　在所述第二操 作阶段期间从总线接口器件输出所述第一未被校正的数据，所述总线接口器件耦合在总线和多个不同的存储器件之间；以及　在所述第二操作阶段期间基于所述第一纠错数据对输出的第一未被校正的数据执行纠错。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：阿尼斯M贾拉尔，吉姆C纳什，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]