【技术实现步骤摘要】
本专利技术涉及存储器领域，特别是涉及一种存储器管理数据的差错控制方法及对应 的差错控制器。
技术介绍
存储器可分成易失性存储器和非易失性存储器，前者在断电后将丢失数据，而后 者在断电后仍可保持数据。快闪存储器(Flash)就是一种重要的非易失性存储器，其读取 速度快，成本较低；且与硬盘相比，可经受更强烈的撞击，而更适合在运动条件下使用。为 此，Flash广泛应用于移动存储器、数码相机、便携式多媒体播放器、手机、掌上电脑等电子 产品中。NAND Flash和NOR Flash是现在市场上两种主要的快闪存储器。两者相比，NOR Flash随机读取较NAND Flash快，但其容量小、写入速度慢，不适合大容量数据的存储，主 要用于程序代码的储存；而NAND Flash则以其大容量、快速的读写、相对较低的价格，适合 大容量数据存储的优点在存储卡领域获得了广泛的应用。为此，对NAND技术的研究就显得 尤为重要。NAND Flash的存储空间是按照块(Block)和页(Page)的概念来组织的，具体请参 考图1，其为现有NAND Flash的存储空间示意图。如图所示，NAN...
【技术保护点】
一种存储器管理数据的差错控制方法，其特征是，包括：将管理数据和与其对应的主数据串接，构成联合数据，并对所述联合数据进行纠错编码或解码。
【技术特征摘要】
一种存储器管理数据的差错控制方法，其特征是，包括将管理数据和与其对应的主数据串接，构成联合数据，并对所述联合数据进行纠错编码或解码。2.根据权利要求1所述的存储器管理数据的差错控制方法，其特征是，在对所述联合 数据进行纠错编码或解码之前，还包括设定差错控制所支持的数据分组长度；使所述联合数据的长度与差错控制所支持的数据分组长度匹配。3.根据权利要求2所述的存储器管理数据的差错控制方法，其特征是，设定差错控制 所支持的数据分组长度为一固定值，其大于或等于主数据长度与最大的管理数据长度之 和，则使所述联合数据的长度与差错控制所支持的数据分组长度匹配的过程包括当所述联合数据的长度等于差错控制所支持的数据分组长度时，它们之间直接匹配； 当所述联合数据的长度小于差错控制所支持的数据分组长度时，在所述联合数据序列 之后添加一数据序列，使得添加后的数据总长等于差错控制所支持的数据分组长度。4.根据权利要求3所述的存储器管理数据的差错控制方法，其特征是，所添加的数据 序列为全“ 0，，序列或全“ 1，，序列。5.根据权利要求3所述的存储器管理数据的差错控制方法，其特征是，所述最大的管 理数据长度是根据存储器管理软件预期的需求或存储器冗余区存放管理数据的空间大小 来选定。6.根据权利要求2所述的存储器管理数据的差错控制方法，其特征是，设定差错控制 所支持的数据分组长度为多种数据分组长度，同时为每种数据分组长度设置对应的初始参 数，则使所述联合数据的长度与差错控制所支持的数据分组长度匹配的过程包括计算所述联合数据的长度，作为差错控制的数据分组长度；检查该差错控制的数据分组长度是否在差错控制所支持的数据分组长度中；如果在，则选取对应的初始参数进行差错控制编码或解码。7.一种差错控制器，实现对存储器管理数据的差错控制，其特征是，包括 控制模块；第一接口电路，连接于所述控制模块，用以连接存储器的存储空间； 第二接口电路，连接于所述控制模块，用以接收一外界设备的读或写指令； 纠错模块，连接于所述控制模块，包括编码单元与解码单元，且 所述第二接口电路接收到读指令时，所述控制模块通过所述第一接口电路从存储器的 存储空间内获得欲读取的主数据和与该主数据对应的管理数据，并将所获得的主数据和管 理数据串接形成联合数据，进而控制解码单元对所述联合数据进行纠错解码；所述第二接口电路接收到写指令时，所述控制模块将欲写入的主数据和与该主数据对 应的管理数据串接形成联合数据，并控制编码单元对所述联合数据进行纠错编码。8.根据权利要求7所述的差错控制器，其特征是，所述纠错模块为可配置模块，即可对 不同长度的管理数据进行纠错编码与解码。9.根据权利要求8所述的差错控制器，其特征是，所述编码单元包括数据分组长度寄存器，存储该差错控制器的数据分组长度，且该数据分组长度为一固 定值，其大于或等于主数据长度与最大的管理数据长度之和； 数据缓存器，存储所述联合数据；数据添加控制电路，连接于所述数据分组长度寄存器；编码计算电路，连接于所述数据添加控制电路和所述数据缓存器，以在所述数据添加 控制电路的控制下，计算所述联合数据的纠错码；纠错码寄存器，连接于所述编码计算电路，以存储所述纠错码，其中 当所述联合数据的长度等于数据分组长度寄存器内所存储的数据分组长度时，数据添 加控制电路控制所述编码计算电路直接计算所述联合数据的纠错码；当所述联合数据的长度小于数据分组长度寄存器内所存储的数据分组长度时，所述数 据添加控制电路控制所述编码计算电路在所述联合数据序列之后添加一数据序列，使得添 加后的联合数据总长等于数据分组长度寄存器内所存储的数据分组长度，再计算所述联合 数据的纠错码。10.根据权利要求9所述的差错控制器，其特征是，所添加的数据序列为全“0”序列或 全“1”序列。11.根据权利要求...
【专利技术属性】
技术研发人员：张钦，张江安，龚静，
申请(专利权)人：中颖电子上海有限公司，
类型：发明
国别省市：31
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