用于多通道缓存的通道控制器制造技术

这里公开了一种用于多通道缓存存储器的通道控制器以及一种方法，该方法包括：接收与对数据处理系统的主存储器的存储器访问请求相关联的存储器地址；对所述存储器地址进行转译，以形成识别多通道缓存存储器的至少一个分区的第一访问部分以及至少一个进一步访问部分，其中，所述至少一个分区包括至少一个通道；以及，将所述至少一个进一步访问部分应用于多通道缓存存储器的所述至少一个通道。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的典型和非限制性实施例通常涉及数据存储系统、装置、设备、方法和计算机程序，更具体地，涉及缓存存储器系统、装置、设备、方法和计算机程序。
技术介绍
这个部分用于为权利要求中所描述的本专利技术提供背景或情境。这里，说明书可包括一些可追寻的、但不必是先前已经想到、实现或描述的构思。因此，除非这里另外指明，这部分所描述的内容不是本申请的说明书和权利要求的现有技术，且不通过包含在本部分中而承认为现有技术。可在申请文档和/或附图中找到的下述缩略语定义为 BO字节偏置CPU中央处理单元DRAM动态随机访问存储器EPM能量与功率管理HW硬件LSB最低有效位LUT查找表MCC多通道缓存MCC CTRL 多通道缓存控制器MCMC多通道存储器控制器MMU存储器管理单元PE处理元件SIMD单指令，多数据Sff软件TLB转译后备缓存VPU向量处理单元u P微处理器处理装置通常包括存储器以及一个或多于一个处理单元。在一些情况下，对存储器的访问可能比希望的要慢。这可能是由于例如并行访问之间的竞争，和/或因为所使用的存储器贮存设备对其访问速度具有基本的限制。为了缓解这个问题，缓存存储器可插入在处理单元和存储器之间。缓存存储器典型地小于存储器，并可使用具有较快访问速度的存储器贮存设备。多个处理单元可被布置为具有可供每个处理单元使用的缓存。每个处理单元可具有它自己的专用缓存。或者，共用的缓存存储器单元可包括分立的缓存，且所述缓存在处理单元之间的分配由集成纵横开关(integrated crossbar)确定。
技术实现思路
根据本专利技术的典型实施例，解决了前面所提及的问题以及其它的问题，且实现了其它的优点。在第一实施形态中，本专利技术的典型实施例提供了一种方法，其包括接收存储器地址，所述存储器地址与对数据处理系统的主存储器的存储器访问请求关联；对所述存储器地址进行转译，形成识别多通道缓存存储器的至少一个分区的第一访问部分，以及至少一个进一步访问部分，其中，所述至少一个分区包括至少一个通道；以及，将所述至少一个进一步访问部分应用于所述多通道缓存存储器的所述至少一个通道。在另一实施形态中，本专利技术的典型实施例提供了一种装置，其包括接收器，配置为接收存储器地址，所述存储器地址与对主存储器的存储器访问请求关联；转译器，配置为对所接收的存储器地址进行转译，形成识别多通道缓存存储器的至少一个分区的第一访问部分以及至少一个进一步访问部分，其中，所述至少一个分区包括至少一个通道；以及，输出，其被配置为将所述至少一个进一步访问部分应用于所述多通道缓存存储器的所识别的 至少一个通道。附图说明结合附图阅读下面的具体实施方式部分，将会更为明了本专利技术的前述实施形态以及其它实施形态，在附图中图1-6示出了在共同拥有的PCT/EP2009/062076中所描述的本专利技术的典型实施方式的实施例，其用于增强对本专利技术的典型实施方式的理解，其中图I示意性地示出了与对于存储器使用多缓存通道相关的方法；图2A示出了缓存对存储器访问请求的分配依赖于在存储器访问中所包含的存储器地址；图2B示出了缓存对存储器访问请求的分配独立于关于其作出存储器访问请求的处理单元的身份(identity)；图3示意性地示出了适用于执行图I所示方法的系统的功能性部件；图4示意性地示出了多通道缓存存储器单元；图5示意性地示出了所述系统的物理实施方式的一个实例；图6A示出了包括一个或多于一个识别引用(identification references)的存储器访问请求的实例；以及图6B示出了在阅读访问之后的典型响应的实例；图7-11示出了本专利技术的典型实施方式的实施例，其中图7示出了按照本专利技术的典型实施例具有多通道缓存和多通道缓存控制器的典型系统架构；图8A和SB—统称为图8——示出了具有4通道缓存的通道分配的非限制性实例，其中，图8A示出了平衡分配，图SB示出了非平衡分配；图9A-9C—统称为图9——示出了具有4通道缓存的地址解释的非限制性实例，其中，图9A描绘了比特字段的直接解释，图9B示出了通过逻辑解释比特字段，图9C示出了基于LUT的(一般化)地址解释；图10更详细地示出了图7中的多通道缓存控制器；以及图11是按照典型实施例可用于描述方法以及执行计算机程序指令的结果的逻辑流程图。具体实施例方式在详细描述本专利技术的典型实施例之前，参照附图1-6回顾在共同拥有的申请日为2009年9月17日的PCT/EP2009/062076中描述的多通道缓存(MCC)存储器是有帮助的。图I示意性地示出了与对于存储器使用多通道缓存存储器相关的方法I。所述存储器具有地址空间，所述地址空间典型地大于多通道缓存存储器的容量。使用存储器访问请求来访问存储器，其中，每个存储器访问请求包含存储器地址。图2A示意性地示出了存储器的地址空间如何被分为多个限定部分10A，10B, IOC0在这个特定的实例中，所述部分10A，10B, IOC是非重叠的部分。这些部分10A，10B, IOC中 的每一个可被称为唯一的地址空间10，因为它们中的每一个在任何特定时刻上是存储器的地址空间的唯一可使用部分，其包含一个或多于一个这样的地址该地址对于在该特定时刻上的使用不被包含于任何其它的限定部分。转回到图I的方框2，每个唯一的地址空间10与不同的缓存通道11A，11B, IlC关联。这种关联在图2A中用图表示出，其中每个唯一的地址空间10A，10B, IOC与缓存通道11A, 11B, IlC中的仅仅一个关联。所述关联被记录在合适的贮存设备中以备未来使用。所述关联可以是直接的，例如，用于缓存通道的缓存块20 (图4)可被明确地识别。所述关联可以是间接的，例如，仅仅服务于特定缓存块的输出接口可被明确地识别。在图I的方框4中，每个存储器访问请求被处理。来自接收到的存储器访问请求的存储器地址被用于识别包含该地址的唯一地址空间10。因此，参考图2A，如果接收到的存储器访问请求包括存储器地址11，则包括所述存储器地址11的限定的唯一地址空间IOB被识别。从这种关联，与被识别的唯一地址空间部分IOB关联的特定缓存通道IlB被识别且被分配于使用。然后，存储器访问请求被发送到所关联的缓存通道11B。根据图2A，值得注意的是，限定的唯一地址空间10没有必要跨越整个存储器地址空间。还应该注意的是，尽管唯一地址空间10在图2A中被示为包括存储器地址空间中连续的一系列地址，但这不是必须的。唯一地址空间可以以任何合适的方式限定，只要它们保持唯一。例如，存储器地址的任何N比特(相邻或不相邻)可用于限定2n (其中，N是大于或等于I的整数)个非重叠的唯一地址空间。 在一些实施例中，存储器访问请求可涉及单个处理单元。在其它实施例中，存储器访问请求可涉及多个处理单元。图2B示出了缓存通道11对存储器访问请求的分配是独立于对之作出存储器访问请求的处理单元的身份的，而图2A示出了缓存通道11对存储器访问请求的分配是依赖于限定的唯一地址空间10和存储器访问请求所包含的存储器地址的。在一些实施例中，存储器访问请求可从它们所涉及的处理单元产生，而在其它实施例中，存储器访问请求可在除它们所涉及的处理单元的电路中产生。对存储器访问请求的响应被返回到存储器访问请求所针对的处理单元。图3示意性地示出了本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：J·尼卡拉，E·阿霍，K·库西林纳，
申请(专利权)人：诺基亚公司，
类型：
国别省市：