一种具有台阶状沟槽栅和改进的源体接触性能的沟槽ＭＯＳＦＥＴ及其制造方法技术

本发明专利技术公开了一种具有台阶状沟槽栅和改进的源体接触性能的沟槽ＭＯＳＦＥＴ与其制造方法，与现有技术中的沟槽ＭＯＳＦＥＴ相比，根据本发明专利技术的沟槽ＭＯＳＦＥＴ，由于源体接触沟槽与体接触区之间的接触面积增大，因而具有较小的接触电阻和更好的接触性能。同时，台阶状沟槽栅的应用使得栅电容和导通电阻过大的问题得以解决。

【技术实现步骤摘要】

本专利技术涉及一种半导体功率器件的单元结构、器件构造及工艺制造。特别涉及一 种新颖的具有台阶状沟槽栅和改进的源体接触特性的沟槽M0SFET(金属氧化物半导体场 效应晶体管)的单元结构和工艺方法。
技术介绍
为了解决传统沟槽MOSFET的沟槽栅结构所引起的诸如具有较高的栅电容和较大 的导通电阻等问题，现有技术(美国专利，申请号20080890357)揭示了一种具有台阶状沟 槽栅(terrace gate)结构的沟槽M0SFET，其剖面图如图1所示。其中，沟槽栅110和110， 为填充以导电区域的台阶状沟槽栅，其导电区域的上表面高于外延层102的上表面。同时， 沟槽式源体接触区116穿过绝缘层118并正好穿过源区114。此外，体区112中，体接触区 106位于所述沟槽式源体接触区116的底部以减小接触电阻。不可否认，现有技术中的这种结构确实对于解决由传统的沟槽栅结构所引起的上 述问题是非常有效的，但是，这种结构同时也存在以下缺点首先，如图1所示，沟槽式源体接触区116几乎是正好穿过源区114，所以ρ+体接 触区106与沟槽式源体接触区的接触面积非常小(只在沟槽式源体接触区的底部有接触)， 从而导致接触电阻非常高，而这对于器件的雪崩特性(avalanche capability)来说，是非 常不利的。同时，在P型体区112中位于N+源区114下方的区域，由于没有ρ+区域的存在， 使得从沟道区到P+体接触区106之间的电阻Rp非常大。众所周知，当Iav*Rp > 0. 7V时 (Iav是源自沟槽栅底部的雪崩电流)，器件中寄生的N+/P/N双极性晶体管很容易被开启， 从而进一步影响器件的雪崩特性。现有技术中存在的另一个不足之处是，在工艺生产的过程中，尤其在接触沟槽刻 蚀的过程中，由于允许存在一定的误差(通常是士 10% )，导致沟槽式源体接触区116有非 常大的几率无法穿过源区114而到达体区112。这会导致寄生的双极性晶体管的开启从而 使器件失效。
技术实现思路
本专利技术克服了现有技术中存在的一些缺点，提供了一种具有台阶状沟槽栅和改进 的源体接触性能的沟槽M0SFET，从而保证器件具有良好的雪崩击穿特性和较低的接触电 阻。根据本专利技术的实施例，提供了一种沟槽MOSFET器件，包括(a)第一导电类型的衬底；(b)衬底上的第一导电类型的外延层，该外延层的多数载流子浓度低于衬底；(c)在所述外延层中的多个沟槽；(d)第一绝缘层，例如氧化物层，衬于所述多个沟槽中；(e)导电区域，例如掺杂的多晶硅区域，位于所述多个沟槽中，且靠近所述第一绝 缘层，所述导电区域的上表面高于所述外延层的上表面，即具有台阶状结构；(f)第二导电类型的体区，该体区位于所述外延层的上部分，且所述第二导电类型 与所述第一导电类型相反；(g)第一导电类型的源区，位于所述体区的上部分，该源区的多数载流子浓度高于 所述外延层；(h)第二绝缘层，例如氧化层，覆盖所述外延层的上表面，并且覆盖所述导电区域 高于外延层上表面部分的外表面；(i)源体接触沟槽，穿过所述第二绝缘层和所述源区，延伸入所述体区，该源体接 触沟槽的侧壁位于所述第二绝缘层和所述源区的部分与外延层上表面之间的夹角(θ 3、 θ 4，如图2所示)为90士3度，位于所述体区的部分与外延层上表面之间的夹角(θ” θ2， 如图2所示)小于90度；(j)第二导电类型的体接触区，包围所述源体接触沟槽的底部和位于所述体区的 侧壁，且所述体接触区多数载流子浓度高于所述体区。在一些优选的实施例中，所述源体接触沟槽的侧壁位于所述第二绝缘层上部分的 宽度大于位于所述第二绝缘层下部分的宽度。在一些优选的实施例中，所述源体接触沟槽的侧壁位于体区的部分与外延层之间 的夹角(θ” θ2)小于85度。在一些优选的实施例中，所述第二绝缘层为SR0(SilicOn Rich Oxide)层或SRO 和PSG(Phosphorus Silicon Glass)的混合层或BPSG(Boron Phosphorus Silicon Glass)层。 在一些优选的实施例中，还包括源金属，更优选地，源金属为Al合金或Cu。更优选 地，在所述源金属下表面衬有一层降阻层，该降阻层优选地为Ti或Ti/TiN。在一些优选的实施例中，所述源体接触沟槽内填充以W插塞，形成沟槽式源体接 触区。更优选地，还包括一层势垒层，该势垒层位于所述W插塞和所述源体接触沟槽内表面 之间。更优选地，该势垒层为Ti/TiN或Co/TiN或h/TiN。在一些优选的实施例中，所述源体接触沟槽内直接填充以源金属。更优选地，还包 括一层势垒层，该势垒层位于所述源金属与所述源体接触沟槽内表面以及所述第二绝缘层 的上表面之间。更优选地，该势垒层为Ti/TiN或Co/TiN或Ta/TiN。在一些优选的实施例中，所述沟槽MOSFET还包括漏金属，该漏金属位于所述衬底 的下表面。根据本专利技术的另一个方面，提供了一种沟槽MOSFET器件的制造方法，用来制造具 有台阶状沟槽栅和改进的源体接触性能的沟槽M0SFET，该方法具有以下工序(a)在所述外延层上先后形成氧化层-1、SiN层和氧化层_2的工序；(b)在所述氧化层-2上提供掩模板并先后刻蚀所述氧化层_2、SiN层、氧化层-1 和所述外延层，形成外延层中多个沟槽的工序；(c)在所述多个沟槽内表面形成第一绝缘层并淀积导电区域的工序；(d)移除所述氧化层-2和SiN层使所述导电区域的上表面高于所述外延层上表面 的工序；(e)形成所述体区和所述源区的工序；(f)淀积所述第二绝缘层形成U型凹槽的工序；(g)形成所述源体接触沟槽的工序，包括刻蚀所述第二绝缘层、所述源区和所述体 区形成所述源体接触沟槽，使得所述源体接触沟槽的侧壁位于所述第二绝缘层和所述源区 的部分与外延层上表面之间的夹角(θ 3、θ 4，如图2所示)为90士3度，位于所述体区的部 分与外延层上表面之间的夹角(θρ θ 2，如图2所示)小于90度；(h)进行离子注入形成所述体接触区，使得所述体接触区包围所述源体接触沟槽 的底部和位于所述体区中的侧壁的工序。在一些优选的实施例中，在所述沟槽MOSFET的制造方法中，在形成所述源体接触 沟槽的工序中，还包括在所述第二绝缘层上提供接触沟槽掩模板的工序，并且该掩模板的临界尺寸 Dm(如图4C所示)大于所述U型凹槽的宽度(Dw，如图4C所示)，并小于所述导电区域相邻 两个侧壁之间的宽度；根据临界尺寸为Dm的掩模板刻蚀第二绝缘层时，刻蚀的深度没有达到U型凹槽的 底部的工序；沿所述U型凹槽的侧壁刻蚀所述第二绝缘层的下部分和所述源区的工序；和刻蚀所述体区，使所述源体接触沟槽的侧壁在所述体区中的部分与外延层之间的 夹角(θ:、θ 2，如图2所示)小于90度的工序。在一些优选的实施例中，在所述制造沟槽MOSFET的方法中，还包括在所述源体接触沟槽内表面淀积一层势垒层的工序；在所述势垒层上淀积W金属并进行回刻或CMP形成W金属插塞的工序；在所述第二绝缘层和所述W金属插塞的上表面淀积一层降阻层并在该降阻层上 淀积源金属层的工序。在一些优选的实施例中，在所述制造沟槽MOSFET的方法中，还包括在所述源体接触沟槽内表面和所述第二绝缘层的上表面淀积一层势垒层的本文档来自技高网...

【技术保护点】
一种具有台阶状沟槽栅和改进的源体接触性能的沟槽ＭＯＳＦＥＴ，包括：第一导电类型的衬底；第一导电类型的外延层，该外延层位于所述衬底之上，并且该外延层的多数载流子浓度低于所述衬底；在所述外延层中的多个沟槽；第一绝缘层，衬于所述多个沟槽中；导电区域，位于所述多个沟槽中，靠近所述第一绝缘层，所述导电区域的上表面高于所述外延层的上表面，即具有台阶状结构；第二导电类型的体区，该体区位于所述外延层的上部分，且所述第二导电类型与所述第一导电类型相反；第一导电类型的源区，位于有源区，且位于所述体区的上部分，所述源区的多数载流子浓度高于所述外延层；第二绝缘层，覆盖所述外延层的上表面，并且覆盖所述导电区域高于所述外延层上表面部分的外表面；源体接触沟槽，穿过所述第二绝缘层和所述源区，延伸入所述体区，该源体接触沟槽的侧壁位于所述第二绝缘层和所述源区的部分与所述外延层上表面之间的夹角（θ↓［３］、θ↓［４］）为９０±３度，位于所述体区的部分与外延层上表面之间的夹角（θ↓［１］、θ↓［２］）小于９０度；第二导电类型的体接触区，包围所述源体接触沟槽的底部和位于所述体区的侧壁，且所述体接触区多数载流子浓度高于所述体区。

【技术特征摘要】
1.一种具有台阶状沟槽栅和改进的源体接触性能的沟槽M0SFET，包括第一导电类型的衬底；第一导电类型的外延层，该外延层位于所述衬底之上，并且该外延层的多数载流子浓 度低于所述衬底；在所述外延层中的多个沟槽；第一绝缘层，衬于所述多个沟槽中；导电区域，位于所述多个沟槽中，靠近所述第一绝缘层，所述导电区域的上表面高于所 述外延层的上表面，即具有台阶状结构；第二导电类型的体区，该体区位于所述外延层的上部分，且所述第二导电类型与所述 第一导电类型相反；第一导电类型的源区，位于有源区，且位于所述体区的上部分，所述源区的多数载流子 浓度高于所述外延层；第二绝缘层，覆盖所述外延层的上表面，并且覆盖所述导电区域高于所述外延层上表 面部分的外表面；源体接触沟槽，穿过所述第二绝缘层和所述源区，延伸入所述体区，该源体接触沟槽的 侧壁位于所述第二绝缘层和所述源区的部分与所述外延层上表面之间的夹角(θ3、θ4)为 90士3度，位于所述体区的部分与外延层上表面之间的夹角(θ” θ2)小于90度；第二导电类型的体接触区，包围所述源体接触沟槽的底部和位于所述体区的侧壁，且 所述体接触区多数载流子浓度高于所述体区。2.根据权利要求1所述沟槽M0SFET，其中所述源体接触沟槽的侧壁位于所述第二绝缘 层上部分的宽度大于位于所述第二绝缘层下部分的宽度。3.根据权利要求1所述沟槽M0SFET，其中所述源体接触沟槽的侧壁位于体区的部分与 外延层上表面之间的夹角(θρ θ2)小于85度。4.根据权利要求1所述沟槽M0SFET，其中所述第二绝缘层为SRO层或SRO和PSG的混 合层或BPSG层。5.根据权利要求1所述沟槽M0SFET，还包括源金属层。6.根据权利要求5所述沟槽M0SFET，其中所述源金属层为Al合金或Cu。7.根据权利要求1所述沟槽M0SFET，其中所述源体接触沟槽内填充以W插塞，形成沟 槽式源体接触区。8.根据权利要求7所述沟槽M0SFET，还包括一层势垒层，该势垒层位于所述W插塞和 所述源体接触沟槽内表面之间。9.根据权利要求8所述沟槽M0SFET，其中所述势垒层为Ti/TiN或Co/TiN或h/TiN。10.根据权利要求5或7所述沟槽M0SFET，还包括降阻层，该降阻层覆盖所述第二绝缘 层和所述沟槽式源体接触区的上表面，且所述源金属层位于所述降阻层之上。11.根据权利要求10所述沟槽M0SFET，其中所述降阻层为Ti或Ti/TiN。12.根据权利要求5所述沟槽M0SFET，其中所述源体接触沟槽内填充以源金属。13.根据权利要求12所述沟槽M0SFET，还包括一层势垒层，该势垒层衬于所述源体接 触沟槽的内表面和所述第二绝缘层的上表面，所述源金属位于所述势垒层之上。14.根据权利要求1所述沟槽M0SFET，还包括...

【专利技术属性】
技术研发人员：谢福渊，
申请(专利权)人：力士科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]