半导体器件及其制造方法技术

本发明专利技术涉及半导体器件及其制造方法。半导体器件包括：第一内插体，该第一内插体被提供有第一芯片第一互连；第一芯片，该第一芯片被布置以在第一芯片的各表面中的一个表面中接触第一内插体；第二内插体，该第二内插体被布置以接触第一芯片的其它表面并且被提供有第一芯片第二互连；以及第二芯片组，该第二芯片组被安装在第二内插体上。作为第一芯片的各表面中的一个表面，第一芯片具有在其上形成电路元件的电路形成表面，并且第一芯片第一互连和第一芯片第二互连与电路元件电连接。通路电极被形成以从第一芯片的各表面中的所述一个表面通到所述其它表面，并且第一芯片第一互连和第一芯片第二互连中的一个通过通路电极与电路元件电连接。

【技术实现步骤摘要】

本专利技术涉及半导体器件和制造半导体器件的方法。
技术介绍
已知在其中提供有半导体芯片的半导体器件。为半导体器件提供连接部件，以电 连接半导体芯片与另一器件。例如，通过键合线和内插体(interposer)衬底的互连而达到 连接部件。在专利文献1(日本专利公开(JP-2006-19433A))中公布一种半导体器件。该半 导体器件包括板状互连体、被提供在互连体的一个表面上的第一半导体元件、被提供以覆 盖第一半导体元件的所述一个表面和侧面的密封树脂、以及为互连体的其它表面提供的第 二互连元件。互连体被提供有互连层、支撑互连层的支撑层、以及经过互连层和支撑层的通 路电极。第一半导体元件和第二半导体元件通过互连体而被电连接。在专利文献2(日本专利公开(JP 2008-159805A))中公布一种印制电路板。该印 制电路板包括具有部分安装表面的第一构件、被安装在所述部分安装表面上并且具有通路 电极的内置部分、通过覆盖内置部分的绝缘层被堆叠在第一构件上的第二构件、为第二构 件提供并且与内置部分的通路电极连通的孔部件、以及被安装在第二构件并且通过孔部件 与通路电极直接地相连接的外部部分。通路电极被连接到没有与内置部分的其他互连图案 相连接的所谓的开路焊盘上。此外，已知专利文献3 (日本专利公开(JP 2004-327474A)和专利文献4(日本专 利公开(JP 2006-301863A)。引用列表[专利文献 1] JP 2006-19433A[专利文献 2] JP 2008-159805A[专利文献 3] JP 2004-327474A[专利文献 4] JP 2006-301863A
技术实现思路
当键合线被用于连接时，键合线与半导体芯片的电路形成表面相连接。能够与电 路形成表面相连接的键合线的数目受到限制。因此，取决于键合线的数目，半导体芯片的功 能也受到限制。另一方面，在专利文献1公开的半导体器件中，与半导体芯片(第一和第二半导体 元件)相连接的连接部件被形成在互连体(内插体)中。能够被形成在互连体中的互连 的密度也受到限制。因此，在半导体器件中，半导体芯片的功能已经受到了限制。特别地， 当使用在其中形成了高功率消耗量的电路的半导体芯片时，需要提供宽的电源的互连的宽 度。结果，在内插体中，用于布置互连以输入和输出信号的空间受到进一步的限制，并且半 导体芯片的功能受到进一步限制。在专利文献2中没有特别地描述充分地确保用于与半导体芯片(内置部分)相连 接的互连的空间的任何器件。本专利技术的主题是提供一种半导体器件和半导体器件的制造方法，其中能够以高密 度布置互连。在本专利技术的一方面中，半导体器件包括第一内插体，该第一内插体被提供有第一 芯片第一互连；第一芯片，该第一芯片被布置以接触第一芯片的表面中的一个中的第一内 插体；第二内插体，该第二内插体被布置以接触第一芯片的其它表面，并且其被提供有第一 芯片第二互连；以及第二芯片组，该第二芯片组被安装在第二内插体上。作为第一芯片的表 面中的一个，第一芯片具有在其上形成电路元件的电路形成表面，并且第一芯片第一互连 和第一芯片第二互连与电路元件电连接。通路电极被形成以从第一芯片的表面中的一个通 到其它的表面，并且第一芯片第一互连和第一芯片第二互连中的一个通过通路电极与电路 元件电连接。在本专利技术的另一方面中，半导体器件包括第一芯片，该第一芯片具有主表面，作 为形成电路元件的电路形成表面；第一内插体，该第一内插体被提供以接触第一芯片的背 表面；以及第二内插体，该第二内插体具有与第一芯片的主表面相接触的背表面。通路电极 被提供在第一芯片中以连接背表面和主表面，并且第一芯片信号互连被形成在第二内插体 中，以与被提供在第一芯片的主表面的信号端子相连接。第一芯片电源互连被形成在第一 内插体中以给第一芯片提供电源电压，并且第一芯片电源互连接触第一芯片的背表面中的 通路电极。在本专利技术的又一方面中，如下来实现制造半导体器件的方法通过提供在其中形 成第一芯片第一互连的第一内插体；通过提供具有在其上形成电路元件的电路形成表面的 第一芯片；通过提供在其中形成第一芯片第二互连的第二内插体；通过提供第二芯片组； 通过在第一芯片中形成通路电极以从主表面通到背表面；通过在第二内插体的主表面上安 装第二芯片组；通过在第二内插体的背表面上布置第一芯片使得第一芯片第二互连与电路 元件电连接；以及通过在第一内插体上布置第一芯片使得第一芯片第一互连与电路元件电 连接。第一芯片第一互连和第一芯片第二互连中的一个通过通路电极与电路元件电连接。在本专利技术的又一方面中，如下来实现制造半导体器件的方法通过提供在其中将 电路形成在主表面上的第一芯片；通过提供在其中形成第一芯片电源互连的第一内插体； 通过提供在其中形成第一芯片信号互连的第二内插体；通过在第一芯片中形成通路电极以 连接主表面和背表面，并且与主表面上的电路的电源端子相连接；通过在第二内插体的背 表面上布置第一芯片使得第一芯片信号互连与被形成在第一芯片的主表面上的电路的信 号端子相连接；以及通过在第一内插体上布置第一芯片使得第一芯片电源互连接触第一芯 片的背表面中的通路电极。根据本专利技术，提供一种半导体器件和半导体器件的制造方法，其中能够以高密度 布置互连。附图说明结合附图，根据某些实施例的以下描述，本专利技术的以上和其它的目的、优点、和特 征将更加明显，其中图1是示意性地示出根据本专利技术的第一实施例的半导体器件的截面图；图2A至图2H是示意性地示出根据第一实施例的半导体器件的制造方法的截面 图；图3A至图3C是示意性地示出根据第一实施例的半导体器件的制造方法的修改的 截面图；图4是示意性地示出根据本专利技术的第二实施例的半导体器件的截面图；以及图5是示意性地示出根据本专利技术的第三实施例的半导体器件的截面图。具体实施例方式在下文中，将会参考附图详细地描述根据本专利技术的半导体器件。[第一实施例]将会描述根据本专利技术的第一实施例的半导体器件。图1是示意性地示出根据本实施例的半导体器件1的截面图。如图1中所示，半 导体器件1被提供有第一芯片2、第二芯片组3、第一内插体6、第二内插体7、密封体4、以及 外形保持构件5。提供第一内插体6以将第一芯片2和第二芯片组3与外部器件(未示出)电连接。 第一内插体6被提供有第二芯片外部互连12、第一芯片第一互连10、以及互连11。提供第 二芯片外部互连12以将第二芯片组3与外部器件电连接。提供第一芯片第一互连10，以将 电源电压提供给第一芯片2。应注意的是，在本说明书中的电源电压包含接地电压。互连 11是在第一芯片2和外部器件之间交换信号的信号互连。为第一内插体6的背表面提供外部电极8。例如，外部电极8可以是焊料凸块。第 一芯片第一互连10、第二芯片外部互连12、以及互连11分别与外部电极8相连接。这些外 部电极8与外部器件电连接。在第一内插体6的主表面上形成凹部，以具有与第一芯片2相对应的形状。第一 芯片2被嵌入在凹部中。第一内插体6的主表面和第一芯片2的主表面是处于大体上相同 的平面中。没有特别地限制如上所述的第一内插体6的材料。接下来，将会描述第一芯片2。在第一芯片2中，将电路元件形成在主表面上。艮口， 第一芯片的主表面是电路形成表面21。假设电路元件本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一内插体，所述第一内插体被提供有第一芯片第一互连；第一芯片，所述第一芯片被布置以在所述第一芯片的各表面中的一个表面中接触所述第一内插体；第二内插体，所述第二内插体被布置以接触所述第一芯片的其它表面，并且被提供有第一芯片第二互连；以及第二芯片组，所述第二芯片组被安装在所述第二内插体上，其中，该第一芯片具有作为该第一芯片的一个表面的电路形成表面，在该电路形成表面上形成有电路元件，其中，所述第一芯片第一互连和所述第一芯片第二互连电连接于所述电路元件，其中，形成通路电极以从所述第一芯片的所述一个表面通到所述其它表面，并且其中，所述第一芯片第一互连和所述第一芯片第二互连中的一个通过所述通路电极与所述电路元件电连接。

【技术特征摘要】
JP 2009-10-15 2009-2384991.一种半导体器件，包括第一内插体，所述第一内插体被提供有第一芯片第一互连；第一芯片，所述第一芯片被布置以在所述第一芯片的各表面中的一个表面中接触所述 第一内插体；第二内插体，所述第二内插体被布置以接触所述第一芯片的其它表面，并且被提供有 第一芯片第二互连；以及第二芯片组，所述第二芯片组被安装在所述第二内插体上，其中，该第一芯片具有作为该第一芯片的一个表面的电路形成表面，在该电路形成表 面上形成有电路元件，其中，所述第一芯片第一互连和所述第一芯片第二互连电连接于所述电路元件，其中，形成通路电极以从所述第一芯片的所述一个表面通到所述其它表面，并且其中，所述第一芯片第一互连和所述第一芯片第二互连中的一个通过所述通路电极与 所述电路元件电连接。2.根据权利要求1所述的半导体器件，其中，在所述电路形成表面上，所述第一芯片与 所述第二内插体相接触，并且其中，所述第一芯片第一互连通过所述通路电极与所述电路元件电连接。3.根据权利要求1所述的半导体器件，其中，在所述电路形成表面上，所述第一芯片与 所述第一内插体相接触，并且其中，所述第一芯片第二互连通过所述通路电极与所述电路元件电连接。4.根据权利要求2所述的半导体器件，其中，所述第一芯片第二互连与为所述第一芯 片提供的信号端子相连接，并且其中，所述第一芯片第一互连通过所述通路电极与为所述第一芯片的主表面提供的所 述电路元件的电源端子相连接。5.根据权利要求1至4中的任何一项所述的半导体器件，其中，所述第二内插体被提供 有有机绝缘层和被形成在所述有机绝缘层中的导电互连，并且其中，通过所述导电互连来实现所述第一芯片第二互连。6.根据权利要求1至4中的任何一项所述的半导体器件，其中，内插体通路电极被提供 在所述第二内插体中，以从主表面通到背表面，并且所述第一芯片和所述第二芯片组通过 所述内插体通路电极被电连接。7.根据权利要求1至4中的任何一项所述的半导体器件，其中，所述第二芯片组包括被 堆叠的多个第二芯片。8.根据权利要求1至4中的任何一项所述的半导体器件，其中，具有逻辑功能的电路被 形成在所述第一芯片中，并且具有存储器功能的电路被形成在所述的第二芯片组中。9.根据权利要求1至4中的任何一项所述的半导体器件，其中，所述第一内插体和所述 第二内插体至少部分接触。10.根据权利要求9所述的半导体器件，其中，第二芯片外部互连被形成在所述第一内 插体中以与所述第二芯片组电连接，并且其中，第二芯片外部连接互连被形成在所述第二内插体中，以在一端与所述第二芯片 外部互连相连接，并且在另一端与所述第二芯片组相连接。11.根据权利要求9所述的半导体器件，其中，在所述第一内插体的主表面中形成凹 部，以具有与所述第一芯片相对应的形状，其中，所述第一芯片被嵌入在所述凹部中，并且其中，所述第二内插体被布置在所述第一内插体的主表面上。12.—种半导体器件，包括第一芯片，所述第一芯片具有主表面，该主表面作为用于形成电路元件的电路形成表第一内插体，所述第一内插体被提供以接触所述第一芯片的背表面；以及 第二内插体，所述第二内插体具有与所述第一芯片的主表面相接触的背表面， 其中，通路电极被提供在所述第一芯片中以连接所述背表面和所述主表面， 其中，第一芯片信号互连被形成在所述第二内插体中，以...

【专利技术属性】
技术研发人员：栗田洋一郎，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：JP