塑料双列直排封装塑封体、塑封体阵列及封装器件制造技术

本实用新型专利技术提供一种塑料双列直排封装塑封体、塑封体阵列及封装器件，属于芯片封装技术领域。该实用新型专利技术提供的塑封体在本体上设置有匹配于引线框外露小岛处的外露小岛口，从而能够使大功率芯片的所对应的小岛能够外露，适合于大功率芯片的散热要求；同时小功率芯片所对应的小岛不外露塑封，适合于小功率芯片的小信号芯片的保护要求。该塑封体具有散热效果好、适合于两种功率的芯片同时塑封。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于芯片封装
，具体涉及用于PDIP(PlaStiCDouble In-line lockage，塑料双列直排封装)封装形式的塑封体，尤其涉及一种匹配于双岛结构、单岛外 露结构的引线框的塑封体、塑封体阵列及封装器件。
技术介绍
近几十年来，芯片封装技术一直追随着IC (集成电路)的发展而发展，一代IC就 有相应的一代封装技术相配合。封装形式通俗地所是指安装半导体集成电路芯片用的外 壳，其不仅起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而且还通过芯片 上的接点用导线连接到封装外壳的内引脚上，这些内引脚又通过印刷电路板上的导线与其 他器件相连接。因此，封装形式一般包括用于安装、固定以及引线等作用的引线框，同时还 包括用于保护芯片、密封等作用的、与引线框相匹配的封装体(Package Body)。封装形式的发展大致经历了以下发展过程1)在结构方面，DIP (Double In-line Package，双列直排封装)-> LCC (Leaded Chip Carrier，无铅芯片载体封装)-> QFP(Quad FlatPackage,四侧引脚扁平封装)_ > SOP (Small Outline Package，小外形封装)-> BGA (Ball Grid Array Package，球栅阵列 封装)-> CSP(Chip Scalel^ackage，芯片级封装)；2)在材料方面金属、陶瓷- >陶瓷、塑料- >塑料；3)在内引脚形状长引线直插- >短引线或无引线贴装- >球状凸点；4)在装配方式方面通孔插装- >表面组装- >直接安装。其中，PDIP技术在封装领域中广泛适用，并且形成了一些行业标准，例如关于塑封 体(Plastic Package Body)的 JEDEC 国际标准。图 1 所示为应用 PDIP (Plastic Double In-line lockage，塑料双列直排封装)技术的集成电路元器件形状示意图。如图1所示，该 封装形式是全覆盖的形式。在某些情况下，由于需要满足IC芯片功耗所导致散热的要求， 通常采用外露小岛(Expose PAD, EP)的结构形式，引线框上的PAD外露可以通过安装散热 片等方法实现芯片更好地散热，这种结构通常应用于功率器件芯片，例如，电源管理芯片。由于外露小岛一般需要通过打凹步骤来实现，打凹的深度决定了向外露的高度。 但是，打凹越深的情况下，引线框也越容易在小岛的边沿破裂而导致成品率低，因此，现有 技术的基于SOP和PDIP技术的打凹深度一般不超过0. 7毫米，从而决定只能应用于较薄 的封装体(如果封装体太厚，小岛高度不够而不能导致完成外露)。因此，外露小岛结构通 常见于集成电路薄型封装的较多，例如，PDIP、TSSOP(薄的缩小型SOP)、MSOP(Micro-Small Outline lockage，微小型封装)等薄型封装(TSS0P、MS0P均为SOP的派生形式)。并且现 有技术的外露小岛结构通常为单芯片封装的单岛外露接口，其对应的引线框也基本是单岛 外露的单岛结构形式。图2所示为现有技术的TSSOP的单岛结构EP引线框结构示意图。如 图2所示，其中给出了引线框的一半的结构形式，110为EP，120为引线框的内引脚(图中一 共10个)。为实现小岛，通过在110区域构图往下打凹一定深度，所需封装的芯片置于该外露小岛上。图3所示为图2所示引线框的C-C截面的小岛结构示意图，其中D为该引线框 形成EP时的打凹深度。现有技术中，由于受封装体的限制，打凹深度不深，一般不超过0. 7 毫米，在该实施例中，D为0.45毫米，这样，工艺上实现容易。但是，由于打凹深度不深，在 封装过程可能导致小岛外露不全，从而不适用于更大功率芯片的要求。然而，现有封装
中，经常要求对两种不同功率两个芯片在同一引线框中 进行封装。为满足大功率芯片散热的要求，对其中功率较大的芯片要求使用EP结构；同时， 小功率芯片通常也是小信号芯片，其没有散热的要求。现有技术的PDIP封装技术的引线框 中，均不适用于这两种芯片同时封装的要求；现有技术相应的PDIP封装形式塑封体中，也 不适用于这两个芯片同时封装的要求。
技术实现思路
本技术要解决的技术问题是，解决现有PDIP封装形式塑封体结构不适合于 大功率芯片和小功率芯片同时封装的问题。为解决以上技术问题，本技术提供一种塑料双列直排封装塑封体，用于塑封 引线框，所述引线框包括用于对应封装第一功率芯片的外露小岛和用于对应封装第二功率 芯片的非外露小岛，所述第一功率芯片的功率大于所述第二功率芯片的功率，所述塑封体 包括本体和外引脚，其特征在于，所述本体上设置有匹配于引线框外露小岛的外露小岛口。根据本技术所提供的塑封体，其中，所述外露小岛口的形状与所述外露小岛 的形状相同，所述外露小岛口的面积与所述外露小岛的面积相等。根据本技术所提供的塑封体，其中，所述外引脚包括三个连接于第一功率芯 片的第一外引脚和四个连接于第二功率芯片的第二外引脚。根据本技术所提供的塑封体，其中，所述塑封体的厚度匹配于引线框的外漏 小岛的打凹深度。所述塑封体的厚度可以为2. 3毫米左右。本技术同时提供一种塑料双列直排封装塑封体阵列，其包括多个按行和列排 列的、以上所述及的塑封体。。本技术同时提供一种封装器件，其中，包括由权利要求1至5任一所述塑封 体、所封装的大芯片芯片和小功率芯片、以及结构匹配于所述塑封体的引线框，所述第一功 率芯片的功率大于所述第二功率芯片的功率，大功率芯片紧贴引线框的外露小岛，小功率 芯片紧贴引线框的非外露小岛。本技术的技术效果是，塑料双列直排封装塑封体通过在本体上开口设置有匹 配于引线框外露小岛处的外露小岛口，从而能够使大功率芯片的所对应的小岛能够外露， 适合于大功率芯片的散热要求；同时小功率芯片所对应的小岛不外露塑封，适合于小功率 芯片的小信号芯片的保护要求。该塑封体具有散热效果好、适合于两种功率的芯片同时塑 封。附图说明图1是应用PDIP封装技术的集成电路元器件形状示意图；图2是现有技术的TSSOP的单岛结构EP引线框结构示意图；图3是图2所示引线框的C-C截面的小岛结构示意图；图4是PDIP-EP引线框结构实施例示意图；图5是图4所示引线框的D-D截面的小岛结构示意图；图6是本技术提供的PDIP-EP塑封体结构实施例示意图；图7是图6所提供的PDIP-EP塑封体的后视图；图8是图6所提供的PDIP-EP塑封体的左视图。具体实施方式现将参照附图更加完全地描述本专利技术，附图中示出了本专利技术的示例性实施例。但 是，本专利技术可按照很多不同的形式实现，并且不应该被理解为限制于这些阐述的实施例。相 反，提供这些实施例使得本公开变得彻底和完整，并将本专利技术的构思完全传递给本领域技 术人员。在附图中，为了清楚起见，夸大了层和区域的厚度。在附图中，相同的标号指代相 同的元件或部件，因此将省略对它们的描述。以下实施例中，以PDIP封装形式的引线框结构作详细描述以具体说明本实用新 型的思想。图4所示为的PDIP-EP引线框结构实施例本文档来自技高网...

【技术保护点】
一种塑料双列直排封装塑封体，用于塑封引线框，所述引线框包括用于对应封装第一功率芯片的外露小岛和用于对应封装第二功率芯片的非外露小岛，所述第一功率芯片的功率大于所述第二功率芯片的功率，所述塑封体包括本体和外引脚，其特征在于，所述本体上设置有匹配于引线框外露小岛的外露小岛口。

【技术特征摘要】

【专利技术属性】
技术研发人员：郑志荣，
申请(专利权)人：无锡华润安盛科技有限公司，
类型：实用新型
国别省市：32[中国|江苏]