在晶圆上对时钟异步芯片进行多个芯片并行测试的方法技术

本发明专利技术公开了一种在晶圆上对时钟异步芯片进行多个芯片并行测试的方法；包括以下步骤：步骤一，通过过程控制，由自动测试设备的算法图形产生器或顺序向量生成器产生同步的信号，加载在所有的被测芯片上；步骤二，在抓取使能的控制下，通过矩阵的功能，把输出端引导到数字抓取模块，数字抓取模块具有高频的采样时钟，按照采样时钟的频率＝Ｎ×激励时钟频率的方式进行信号采样，Ｎ为大于等于３的正整数；步骤三，采样后的数据在地址失效存储器中存放，一个被测芯片的应答信号占据地址失效存储器中的一行位置，依次类推，Ｎ个被测对象将占据Ｎ行地址失效存储器空间；步骤四，对每一行地址失效存储器的数据进行分析。本发明专利技术可以有效缩短测试时间。

【技术实现步骤摘要】

本专利技术涉及一种半导体芯片测试方法，具体涉及一种对时钟异步芯片的测试方法。
技术介绍
一般的，在时钟异步芯片的可测性设计DFT(Design ForTestability)设计中，会 把时钟异步芯片的应答设计成为一个电平信号，但是在某些特殊情况下，这种功能没有办 法实现，或者不能实现，只能通过在测试算法上面进行解决。测试设备在对晶圆上多个芯片进行同时测试时，只能产生相同的激励信号和相同 的比较信号发送给所有的被测芯片。而对于时钟异步芯片，在同时接收到相同激励信号之 后，每个被测芯片的应答时间也会有所不同，而测试设备发送的比较信号只能同时发送，所 以会导致无法实现同时对多个芯片的合格/故障进行判断。
技术实现思路
本专利技术所要解决的技术问题是提供一种在晶圆上实现时钟异步芯片多芯片并行 测试的方法，其可以最大限度的实现对晶圆上异步通讯芯片的多个芯片同时进行测试。为了解决以上技术问题，本专利技术提供了一种在晶圆上对时钟异步芯片进行多个芯 片并行测试的方法；包括以下步骤步骤一，通过过程控制，由自动测试设备的算法图形产生器或顺序向量生成器产 生同步的信号，加载在所有的被测芯片上；步骤二，在抓本文档来自技高网...

【技术保护点】
一种在晶圆上对时钟异步芯片进行多个芯片并行测试的方法；其特征在于，包括以下步骤：步骤一，通过过程控制，由自动测试设备的算法图形产生器或顺序向量生成器产生同步的信号，加载在所有的被测芯片上；步骤二，在抓取使能的控制下，通过矩阵的功能，把输出端引导到数字抓取模块，数字抓取模块具有高频的采样时钟，按照采样时钟的频率＝Ｎ×激励时钟频率的方式进行信号采样，Ｎ为大于等于３的正整数；步骤三，采样后的数据在地址失效存储器中存放，一个被测芯片的应答信号占据地址失效存储器中的一行位置，依次类推，Ｎ个被测对象将占据Ｎ行地址失效存储器空间；步骤四，对每一行地址失效存储器的数据进行分析。

【技术特征摘要】

【专利技术属性】
技术研发人员：辛吉升，桑浚之，邹峰，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[中国|上海]