在晶圆上对时钟异步芯片进行多个芯片并行测试的方法技术

本发明专利技术公开了一种在晶圆上对时钟异步芯片进行多个芯片并行测试的方法；包括以下步骤：步骤一，通过过程控制，由自动测试设备的算法图形产生器或顺序向量生成器产生同步的信号，加载在所有的被测芯片上；步骤二，在抓取使能的控制下，通过矩阵的功能，把输出端引导到数字抓取模块，数字抓取模块具有高频的采样时钟，按照采样时钟的频率＝Ｎ×激励时钟频率的方式进行信号采样，Ｎ为大于等于３的正整数；步骤三，采样后的数据在地址失效存储器中存放，一个被测芯片的应答信号占据地址失效存储器中的一行位置，依次类推，Ｎ个被测对象将占据Ｎ行地址失效存储器空间；步骤四，对每一行地址失效存储器的数据进行分析。本发明专利技术可以有效缩短测试时间。

【技术实现步骤摘要】

本专利技术涉及一种半导体芯片测试方法，具体涉及一种对时钟异步芯片的测试方法。
技术介绍
一般的，在时钟异步芯片的可测性设计DFT(Design ForTestability)设计中，会 把时钟异步芯片的应答设计成为一个电平信号，但是在某些特殊情况下，这种功能没有办 法实现，或者不能实现，只能通过在测试算法上面进行解决。测试设备在对晶圆上多个芯片进行同时测试时，只能产生相同的激励信号和相同 的比较信号发送给所有的被测芯片。而对于时钟异步芯片，在同时接收到相同激励信号之 后，每个被测芯片的应答时间也会有所不同，而测试设备发送的比较信号只能同时发送，所 以会导致无法实现同时对多个芯片的合格/故障进行判断。
技术实现思路
本专利技术所要解决的技术问题是提供一种在晶圆上实现时钟异步芯片多芯片并行 测试的方法，其可以最大限度的实现对晶圆上异步通讯芯片的多个芯片同时进行测试。为了解决以上技术问题，本专利技术提供了一种在晶圆上对时钟异步芯片进行多个芯 片并行测试的方法；包括以下步骤步骤一，通过过程控制，由自动测试设备的算法图形产生器或顺序向量生成器产 生同步的信号，加载在所有的被测芯片上；步骤二，在抓取使能的控制下，通过矩阵的功能，把输出端引导到数字抓取模块， 数字抓取模块具有高频的采样时钟，按照采样时钟的频率=NX激励时钟频率的方式进行 信号采样，N为大于等于3的正整数；步骤三，采样后的数据在地址失效存储器中存放，一个被测芯片的应答信号占据 地址失效存储器中的一行位置，依次类推，N个被测对象将占据N行地址失效存储器空间；步骤四，对每一行地址失效存储器的数据进行分析。本专利技术的有益效果在于可以明显缩短晶圆的测试时间。例如采用一般的测试仪 只能对单个芯片进行测试。而采用该法测试之后，测试效率达到了可以不受异步因素的限 制，这也意味着极大地缩短了测试时间。附图说明下面结合附图和具体实施方式对本专利技术作进一步详细说明。图1是本专利技术实施例所述方法的硬件控制示意图；图2是本专利技术实施例所述方法的数据样本采样算法示意图；图3是本专利技术实施例所述对每一行地址失效存储器AFM的数据进行分析方法的测 试流程示意图。具体实施例方式本专利技术提供的是一种晶圆上时钟异步芯片实现大规模并行测试的一种算法。它可 以最大限度的实现对晶圆上异步通讯芯片的多个芯片如(64/U8/256/512个)同时进行测试ο通过过程控制，由自动测试设备(ATE)的算法图形产生器(ALPG)/顺序向量生成 器(SQPG)产生同步的信号，加载在所有的被测芯片上，同时所有对象的输出端不直接通过 自动测试设备(ATE)的通道(Channel)的输出端进行通过I^ass和失败i^il比较，而是在 抓取使能(CaptureEnable)的控制下，通过矩阵(matrix)的功能，把输出端引导到数字抓 取 DCAP (Digital Capture)模块。数字抓取(DCAP)模块具有高频的采样时钟，按照采样时钟的频率=NX激励时钟 频率的方式进行信号采样，N为大于等于3的正整数；采样后的数据在地址失效存储器AFM(Address Fail Memory)中按照图2所示的 特征方式进行存放，满足一个被测芯片的应答信号占据地址失效存储器(AFM)中的一行位 置，这样第二个被测对象将占据地址失效存储器AFM第二行的位置，依次类推，N个被测对 象将占据N行地址失效存储器AFM空间。然后，对每一行地址失效存储器AFM的数据进行分析先对第一个采样点的值进行判断，因为这类产品在等待应答时的值为1，当为0时 意味着真正的应答来到。一般情况下，为了保证应答值能够被采集到，都会提前采样，这样 采样的第一个点为1。因为采样频率为N倍激励时钟频率，所以依次加N，直到找到第一个0电平，作为该 应答的第一个bit位，之后每隔N个bit位，取一次值依次赋给其它的bit位，直到当前被测 芯片的所有数据处理完毕后，之后将该处理所得数据与期待值进行比较，判断I^ass、Fail， 并把hil的被测芯片剔除。之后转到下一个被测芯片，按照上述方法依次处理，直至所有的被测芯片的数据 处理完毕。举例来说，在本实施例中，可以采用采样频率为3倍激励时钟频率。如图1所示，采用本专利技术的方法对晶圆上的异步通讯芯片进行并行测试，该系统 通过过程控制，由ATE的ALPG/顺序向量生成器SQPG产生同步的信号，加载在所有的被测 芯片上，同时所有对象的输出端不直接通过ATE的Channel的输出端进行I^ass和!^il比 较，而是在抓取使能CaptureEnable的控制下，通过矩阵matrix的功能，把输出端引导到数 字抓取 DCAP (Digital Capture)模块。数字抓取DCAP模块具有高频的采样时钟，按照采样时钟的频率=3 X激励时钟频 率的方式进行信号采样，采样后的数据在地址失效存储器AFM中按照图2的方式进行存放，并且使每个被 测对象的数据占据地址失效存储器AFM空间的一行位置，这样第二个被测对象将占据地址 失效存储器AFM第二行的位置，依次类推，N个被测对象将占据N行地址失效存储器AFM空 间。如图3所示，对每一行地址失效存储器AFM的数据进行分析，分析方法如下先对第一个采样点的值进行判断，因为这类产品在等待应答时的值为1，当为0时 意味着真正的应答来到。一般情况下，为了保证应答值能够被采集到，都会提前采样，这样 采样的第一个点为1。因为采样频率为3倍激励时钟频率，所以依次加3，直到找到第一个0电平，作为该 应答的第一个bit位，之后每隔3个bit位，取一次值依次赋给其它的bit位，直到当前被测 芯片的所有数据处理完毕后，之后将该处理所得数据与期待值进行比较，判断I^asiFail, 并把hil的被测芯片剔除。之后转到下一个被测芯片，按照上述方法依次处理，直至所有的被测芯片的数据 处理完毕。本专利技术并不限于上文讨论的实施方式。以上对具体实施方式的描述旨在于为了描 述和说明本专利技术涉及的技术方案。基于本专利技术启示的显而易见的变换或替代也应当被认为 落入本专利技术的保护范围。以上的具体实施方式用来揭示本专利技术的最佳实施方法，以使得本 领域的普通技术人员能够应用本专利技术的多种实施方式以及多种替代方式来达到本专利技术的 目的。权利要求1.一种；其特征在于，包括以 下步骤步骤一，通过过程控制，由自动测试设备的算法图形产生器或顺序向量生成器产生同 步的信号，加载在所有的被测芯片上；步骤二，在抓取使能的控制下，通过矩阵的功能，把输出端引导到数字抓取模块，数字 抓取模块具有高频的采样时钟，按照采样时钟的频率=NX激励时钟频率的方式进行信号 采样，N为大于等于3的正整数；步骤三，采样后的数据在地址失效存储器中存放，一个被测芯片的应答信号占据地址 失效存储器中的一行位置，依次类推，N个被测对象将占据N行地址失效存储器空间； 步骤四，对每一行地址失效存储器的数据进行分析。2.如权利要求1所述的；其特 征在于，在步骤四中，对每一行地址失效存储器AFM的数据进行分析包括以下步骤首先对第一个采样点的值进行判断，此时采样的第一个点为1 ； 依次加采样频率N倍的数字N，直到找到第一个0电平，作为该应答的第一个bit位，之 后每隔N个bit位，取一次值依次赋给其它的bit位，直到本文档来自技高网...

【技术保护点】
一种在晶圆上对时钟异步芯片进行多个芯片并行测试的方法；其特征在于，包括以下步骤：步骤一，通过过程控制，由自动测试设备的算法图形产生器或顺序向量生成器产生同步的信号，加载在所有的被测芯片上；步骤二，在抓取使能的控制下，通过矩阵的功能，把输出端引导到数字抓取模块，数字抓取模块具有高频的采样时钟，按照采样时钟的频率＝Ｎ×激励时钟频率的方式进行信号采样，Ｎ为大于等于３的正整数；步骤三，采样后的数据在地址失效存储器中存放，一个被测芯片的应答信号占据地址失效存储器中的一行位置，依次类推，Ｎ个被测对象将占据Ｎ行地址失效存储器空间；步骤四，对每一行地址失效存储器的数据进行分析。

【技术特征摘要】

【专利技术属性】
技术研发人员：辛吉升，桑浚之，邹峰，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[中国|上海]