ＣＭＯＳ器件及制造方法技术

一种ＣＭＯＳ器件及制造方法。所述ＣＭＯＳ器件包括：形成于衬底中的ＰＭＯＳ管和ＮＭＯＳ管，ＮＭＯＳ管所在掺杂区底部的衬底中具有深Ｎ阱，所述深Ｎ阱相对ＮＭＯＳ所在掺杂区底部的面积大于ＮＭＯＳ管所在掺杂区的底部面积；ＮＭＯＳ管所在掺杂区周边为Ｎ型掺杂区所包围，其中至少一个Ｎ型掺杂区与所述深Ｎ阱部分相连，ＰＭＯＳ管所在掺杂区的周边为Ｐ型掺杂区所包围。所述ＣＭＯＳ器件避免了其中的寄生ＰＮＰ管和寄生ＮＰＮ管构成的寄生硅控整流器出现“闩锁效应”。由于无需通过增加ＮＭＯＳ管和ＰＭＯＳ管间的距离来抑制“闩锁效应”，因此节省了面积。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路，特别涉及CMOS器件及制造方法。
技术介绍
在CMOS器件功能日趋复杂及尺寸日趋减小的今天，CMOS器件中存在的“闩锁效 应”由于会影响器件性能，因而也是设计中需要进行针对性解决的问题。所谓“闩锁效应”，参照图Ia和图Ib所示，图Ia为CMOS器件的剖面简易示意图， P型衬底Psub中N阱NW中的P型重掺杂区IP+作为PMOS管的源极，所述PMOS管的漏极 (图未示)通常接于输入输出焊盘(1/0 Pad)上。P阱PW中的N型重掺杂区2N+作为NMOS 管的源极，所述NMOS的漏极(图未示)通常接于输入输出焊盘(1/0 Pad)上。N型重掺杂 区1N+、1P+接于VDD，P型重掺杂区2N+、2P+接于GND。图Ib为图Ia所示CMOS器件中寄 生PNP管和寄生NPN管构成寄生硅控整流器的等效电路示意图。若寄生PNP管的集电极电 流由于外部干扰而瞬时增大后，其将率先导通，并进而导致寄生NPN管导通，由此形成的正 反馈回路将最终产生并维持电源和地之间的低阻抗路径，即闩锁。现有对闩锁效应的一种解决方案是将寄生硅控整流器的阳极和阴极的距离拉开， 并在其间加入保护环(Guard Ring)。例如，参照图2a和图2b所示，图2a为阳极和阴极距 离拉开，且加入保护环后的CMOS器件的剖面简易示意图，P型衬底Psub中N阱INW中的P 型重掺杂区IP+作为PMOS管的源极，所述PMOS管的漏极(图未示)通常接于输入输出焊 盘(1/0 Pad)上。P阱IPW中的N型重掺杂区2N+作为NMOS管的源极，所述NMOS的漏极 (图未示)通常接于输入输出焊盘(1/0 Pad)上。N型重掺杂区1N+、1P+接于VDD，P型重 掺杂区2N+、2P+接于GND。图2b为图2a所示CMOS器件中寄生PNP管和寄生NPN管构成寄 生硅控整流器的等效电路示意图。图2a所示器件中，对NMOS管采用连接到GND的P+保护 环(P阱2PW中的P型重掺杂区3P+接GND)，对PMOS管采用连接到VDD的N+保护环(N阱 2NW中的N型重掺杂区3N+接VDD)。并且，对于输入输出单元的防静电设计中，漏端与焊垫 相连的NMOS管和PMOS管(一般为ESD管或输出缓冲管)间的距离(一般为NMOS管的源 极和PMOS管的源极间的距离)a —般在15um以上。通过增加所述NMOS管和PMOS管间的 距离以使得寄生PNP管的基区长度变长，增益减小，从一定程度上抑制“闩锁效应”发生。然而，如现有技术的设计中将NMOS管和PMOS管间的距离增加，将使得静电防护电 路的面积增加。对于面积并不宽裕的输入输出单元设计来说，现有技术的这种设计将浪费 很大的面积。
技术实现思路
本专利技术解决现有技术为避免闩锁效应而使得CMOS器件的面积较大的问题。为解决上述问题，本专利技术提供一种CMOS器件，包括形成于衬底中的PMOS管和 NMOS管，其中，NMOS管所在掺杂区底部的衬底中具有深N阱，所述深N阱相对NMOS所在掺 杂区底部的面积大于NMOS管所在掺杂区的底部面积；NMOS管所在掺杂区周边为N型掺杂区所包围，其中至少一个N型掺杂区与所述深N阱部分相连，PMOS管所在掺杂区的周边为P 型掺杂区所包围。相应地，本专利技术还提供一种CMOS器件的制造方法，包括在衬底中形成PMOS管和 NMOS管，其中，在形成NMOS管之前，先在待形成NMOS管的衬底位置形成深N阱，所述NMOS 管形成于所述深N阱中；以及，在NMOS管所在掺杂区周边形成N型掺杂区，其中至少一个N 型掺杂区与所述深N阱部分相连，在PMOS管所在掺杂区的周边形成P型掺杂区。与现有技术相比，上述CMOS器件及制造方法具有以下优点所述CMOS器件中，深 N阱与衬底、NMOS管所在掺杂区形成一对阴极相对的寄生二极管，切断了 CMOS器件中的寄 生PNP管和寄生NPN管间的正反馈通路，从而避免了寄生PNP管和寄生NPN管构成的寄生 硅控整流器出现“闩锁效应”。由于无需通过增加NMOS管和PMOS管间的距离来抑制“闩锁 效应”，因此节省了面积。附图说明图Ia是现有技术的一种CMOS器件的剖面简易示意图；图Ib是图Ia所示器件中寄生PNP管和寄生NPN管构成寄生硅控整流器的等效电 路示意图；图2a是现有技术的一种改进后的CMOS器件的剖面简易示意图；图2b是图2a所示器件中寄生PNP管和寄生NPN管构成寄生硅控整流器的等效电 路示意图；图3a为本专利技术CMOS器件的一种实施例示意图；图3b为本专利技术CMOS器件的另一种实施例示意图；图3c为对应图3b所示CMOS器件中寄生硅控整流器的等效电路示意图；图4是本专利技术CMOS器件的制造方法的一种实施例流程图；图5a至图5g是图4所示制造方法的实施例示意图；图6是本专利技术CMOS器件的制造方法的另一种实施例流程图。具体实施例方式本专利技术CMOS器件通过在寄生PNP管和NPN管间设置一对阴极相对的二极管，切断 了寄生PNP管和NPN管间的正反馈通路，从而避免出现“闩锁效应”。以下将通过一些具体的实例对本专利技术CMOS器件的结构及其制造方法进行详细说 明。图3a为本专利技术CMOS器件的一种实施例示意图。图3b为本专利技术CMOS器件的另一 种实施例示意图。图3c为为对应图3b所示CMOS器件中寄生硅控整流器的等效电路示意 图。参照图3a所示，所述CMOS器件包括P型衬底Psub ；P型衬底中依次间隔的N阱 1NW、2NW、NW及P阱1PW、2PW ；N阱INW中的N型重掺杂区IN+以及P型重掺杂区IP+ ；P阱 IPW底部的P型衬底中的深N阱DNW，所述深N阱DNW相对所述P阱IPW底部的面积大于所 述P阱IPW底部的面积；P阱IPW中的N型重掺杂区2N+以及P型重掺杂区2P+ ；N阱2NW 中的N型重掺杂区3N+ ；P阱2PW中的P型重掺杂区3P+。其中，N阱INW中的P型重掺杂区IP+作为PMOS管的源极，所述PMOS管的漏极(图未示)通常接于输入输出焊盘(I/O Pad)上。P阱IPW中的N型重掺杂区2N+作为NMOS管 的源极，所述NMOS的漏极(图未示)通常接于输入输出焊盘(I/O Pad)上。N型重掺杂区IN+以及P型重掺杂区IP+接于VDD，N型重掺杂区3N+接于VDD，N 型重掺杂区2N+以及P型重掺杂区2P+接于GND。图3b所示的CMOS器件与图3a所示的CMOS器件的区别在于，P型重掺杂区3P+也 接于GND。以下结合图3b和图3c进一步分析，图3b所示CMOS器件中的寄生硅控整流器包 括N阱INW中的P型重掺杂区IP+、N阱INW以及P型衬底Psub构成的纵向寄生PNP管 Ql ；N阱INW中的P型重掺杂区1P+、N阱INW以及P阱2PW构成的横向寄生PNP管Q2 ；N阱 2NW中的N型重掺杂区3N+、P阱IPW以及P阱IPW中的N型重掺杂区2N+构成的横向寄生 NPN 管 Q3 ；以及，寄生PNP管Ql与寄生NPN管Q3的基区间的多个二极管，分别是P型衬底 Psub与N阱INW构成的二极管Dl ；P型衬底Psub与深N阱DNW构成的二极管D2 ；P阱IPW 与深N阱DNW构成的二极管D3，二极管D3与二极管D2阴极相对；P阱IPW以及P阱IPW中 的N本文档来自技高网...

【技术保护点】
一种ＣＭＯＳ器件，包括：形成于衬底中的ＰＭＯＳ管和ＮＭＯＳ管，其特征在于，ＮＭＯＳ管所在掺杂区底部的衬底中具有深Ｎ阱，所述深Ｎ阱相对ＮＭＯＳ所在掺杂区底部的面积大于ＮＭＯＳ管所在掺杂区的底部面积；ＮＭＯＳ管所在掺杂区周边为Ｎ型掺杂区所包围，其中至少一个Ｎ型掺杂区与所述深Ｎ阱部分相连，ＰＭＯＳ管所在掺杂区的周边为Ｐ型掺杂区所包围。

【技术特征摘要】

【专利技术属性】
技术研发人员：何军，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]