一种建立集成电路芯片内工艺偏差的空间相关性模型的方法技术

本发明专利技术属集成电路领域，涉及一种建立集成电路芯片内工艺偏差的空间相关性模型的方法。采用多测试芯片最大似然估计方法，提取空间相关函数的未知参数，建立片内偏差的空间相关性模型。该方法将所有测试芯片的似然函数相乘得到一个联合似然函数，通过对联合似然函数最大化求解获得参数值确定的空间相关函数，可直接用于工艺偏差的电路分析设计。在空间相关函数提取过程中，能处理片内偏差纯随机部分和测量误差的影响，显著提高提取结果的精度。并利用ＬＵ分解计算联合似然函数中对称正定矩阵的行列式对数，解决了直接计算时会出现的数值不稳定的问题。

【技术实现步骤摘要】

本专利技术属于集成电路领域，具体涉及一种建立集成电路芯片内工艺偏差的空间相 关性模型的方法。
技术介绍
随着集成电路制造工艺水平的飞速发展，集成电路芯片的特征尺寸不断减小。时 至今日，集成电路MOS管的特征尺寸已经达到纳米量级，半导体制造工业进入到纳米工艺 时代。在复杂的纳米制造工艺下，集成电路器件和互连线的几何与电学参数特性值(例如 MOS管有效沟道长度、互连线宽度和高度、阈值电压等)在实际芯片上不再是一个简单、确 定的设计标称值，而是围绕着标称值呈现某种形式的概率密度分布。这种在芯片制造过程 的工艺偏差，导致了不可控的器件和互连线的几何尺寸偏差与电学参数偏差。随着制造工 艺的技术节点向45nm/32nm转移，工艺偏差相对于标称值所占的比重越来越大，使得实际 电路性能偏离原始设计值过远，发生时序失效或者功耗过高，导致芯片成品率降低。因此， 集成电路设计者需要在设计阶段就对工艺偏差加以考虑，以解决日益严重的芯片成品率问 题。工艺偏差按空间范围分类可分为两类芯片内的工艺偏差(简称为片内偏差)和 芯片之间的工艺偏差(简称为片间偏差)。在纳米工艺下，片内偏差超过片间偏差成为主导 整体工艺本文档来自技高网...

【技术保护点】
一种建立集成电路芯片内工艺偏差的空间相关性模型的方法，其特征在于，包括下述步骤：步骤１：将所测试芯片的似然函数相乘得到联合似然函数；步骤２：考虑金块效应后对联合似然函数进行修正；步骤３：通过最大化求解对数联合似然函数得到未知参数的估计值。

【技术特征摘要】

【专利技术属性】
技术研发人员：曾璇，陆伟成，陶俊，严昌浩，付强，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31[中国|上海]