阵列基板及其制造方法技术

本发明专利技术涉及一种阵列基板及其制造方法。该方法包括：在衬底基板上依次形成第一导电图案、第一绝缘层、第二导电图案和第二绝缘层；采用双色调掩膜板对第二绝缘层和第一绝缘层进行构图工艺，在第二绝缘层中至少形成半搭接过孔的图案，在第一绝缘层和第二绝缘层中至少形成全搭接过孔的图案，第二导电图案对应部分半搭接过孔的位置，第一导电图案对应全部全搭接过孔的位置；形成第三导电图案和第四导电图案，第三导电图案通过半搭接过孔形成在第二导电图案和第一绝缘层的表面上，第四导电图案通过全搭接过孔形成在第一导电图案的表面上。本发明专利技术基于半曝光构图工艺使半搭接过孔和全搭接过孔在两次刻蚀后形成，避免形成空洞。

【技术实现步骤摘要】

本专利技术实施例涉及液晶显示技术，尤其涉及一种。技术背景薄膜晶体管液晶显示器(ThinFilm Transistor Liquid CrystalDisplay ；以下 简称TFT-LCD)技术在近十年有了飞速地发展，从屏幕的尺寸到显示的质量都取得了很大 进步。经过不断的努力，TFT-IXD各方面的性能已经达到了传统阴极射线管(Cathode Ray Tube ；以下简称CRT)显示器的水平，大有取代CRT显示器的趋势。随着LCD生产的不断扩大，各个生产厂商之间的竞争也日趋激烈。各厂家在不断 提高产品性能的同时，也在不断努力降低产品的生产成本，从而提高市场的竞争力。开口率 是提高LCD亮度、降低用电量的一个重要指标，而采用半搭接结构过孔能够显著提高LCD像 素区的开口率。图1为现有阵列基板的局部俯视结构示意图，图2为图1中的A-A向剖切截面侧 视图。如图1和图2所示，阵列基板包括衬底基板1，在衬底基板1上形成包括多条横纵交 叉的数据线3和栅扫描线2的图案，从而围设形成多个像素单元。像素单元区域以外为边 缘区域，边缘区域中形成包括接口区(PAD区)的图案，即数据线接口区15和栅扫描线接口 区10，是用于将数据线3和栅扫描线2连接外部驱动电路的区域。每个像素单元中设置有 TFT开关和像素电极13，TFT开关具体包括栅电极4、有源层6、源电极7和漏电极8。在各 导电图案之间以绝缘材料保持相互绝缘，例如，在栅电极4和栅扫描线2上覆盖有栅极绝缘 层5，在数据线3、有源层6、源电极7和漏电极8之上覆盖有钝化层9。像素电极13通过钝 化层9上的漏电极过孔与漏电极8相连。为了提高像素单元的开口率所采用的传统半搭接 结构是将漏电极8的面积缩小，并将漏电极过孔制备在漏电极8的边缘，即漏电极过孔的一 半搭接在漏电极8的端部，因此漏电极8过孔也可称为半搭接过孔11。这样就使像素单元 中的像素电极13 —部分搭接在漏电极8上，如图1和图2所示。接口区上一般也需要设置 接口区过孔，接口区过孔上通常填充以像素电极13的材料，从而对接口区的金属材料起到 保护作用。数据线接口区15和栅扫描线接口区10由于不涉及开口率的问题，所以数据线 接口区15和栅扫描线接口区10的接口区过孔处通常不采用半搭接结构，因此各接口区过 孔可称为全搭接过孔12。为了实现半搭接结构，传统的制备方法是采用掩膜板在像素单元中的对应位置采 用全曝光后连续干刻的方法制备半搭接过孔和全搭接过孔，在沉积像素电极薄膜之后就形 成了半搭接结构和全搭接结构。在进行本专利技术的研究过程中，专利技术人发现现有技术存在如下缺陷在半搭接结构 处，由于干法刻蚀作用会将漏电极8下方的栅极绝缘层5也刻蚀掉一部分而形成空洞，如图 2中虚线圆圈区域所示。空洞的存在使得后续沉积像素电极13时易形成断层，并且空洞的 存在会使液晶分子在空洞附近的取向发生不固定偏转，容易发生漏光，而且空洞上方的悬 臂漏电极8容易在摩擦取向的时候掉落，形成影响显示效果的颗粒状不良。
技术实现思路
本专利技术的目的是提供一种，以避免在半搭接结构处出现的 空洞现象，减少不良问题。为实现上述目的，本专利技术提供了一种阵列基板的制造方法，包括在衬底基板上至少形成第一导电图案；在形成上述图案的衬底基板上沉积绝缘材料作为第一绝缘层；在形成上述图案的衬底基板上至少形成第二导电图案；在形成上述图案的衬底基板上沉积绝缘材料作为第二绝缘层；采用双色调掩膜板对所述第二绝缘层和第一绝缘层进行构图工艺，在所述第二绝 缘层中至少形成半搭接过孔的图案，在所述第一绝缘层和第二绝缘层中至少形成全搭接过 孔的图案，所述第二导电图案对应部分所述半搭接过孔的位置，所述第一导电图案对应全 部所述全搭接过孔的位置；在形成上述图案的衬底基板上至少形成第三导电图案和第四导电图案，所述第三 导电图案通过所述半搭接过孔形成在所述第二导电图案和第一绝缘层的表面上，所述第四 导电图案通过所述全搭接过孔形成在所述第一导电图案的表面上。为实现上述目的，本专利技术还提供了一种阵列基板，包括衬底基板，所述衬底基板上 形成多个像素单元，其中所述衬底基板上至少形成有第一导电图案，且所述第一导电图案上覆盖有第一绝 缘层；所述第一绝缘层上至少形成有第二导电图案，且所述第二导电图案上覆盖有第二 绝缘层；所述第二绝缘层上至少形成有第三导电图案和第四导电图案；所述第二绝缘层中至少形成有半搭接过孔，所述第一绝缘层和第二绝缘层中至少 形成有全搭接过孔，所述第二导电图案对应部分所述半搭接过孔的位置，所述第一导电图 案对应全部所述全搭接过孔的位置，所述第三导电图案通过所述半搭接过孔形成在所述第 二导电图案和第一绝缘层的表面上，所述第四导电图案通过所述全搭接过孔形成在所述第 一导电图案的表面上。由以上技术方案可知，本专利技术可以基于半曝光构图工艺使半搭接过孔和全搭接过 孔在两次刻蚀后形成，由于全搭接过孔和半搭接过孔需要刻蚀的绝缘材料厚度不同，所以 分两次刻蚀可以控制不会对半搭接过孔对应的第二导电图案下方的绝缘材料进行刻蚀，从 而保留了半搭接过孔下方的第一绝缘层，则第二导电图案下方不会形成空洞，能够解决在 半搭接结构中出现空洞而引起的断层、颗粒状不良等问题。附图说明图1为现有阵列基板的局部俯视结构示意图2为图1中的A-A向剖切截面侧视图3为本专利技术实施例一提供的阵列基板的制造方法的流程图4为本专利技术实施例一制备的阵列基板的局部俯视结构示意图一；图5为图4中的B-B向剖切截面侧视图6为本专利技术实施例一制备的阵列基板的截面侧视图一；图7为本专利技术实施例一制备的阵列基板的截面侧视图二 ；图8为本专利技术实施例一制备的阵列基板的截面侧视图三；图9为本专利技术实施例一制备的阵列基板的截面侧视图四；图10为本专利技术实施例二提供的阵列基板的制造方法的流程图11为本专利技术实施例二制备的阵列基板的截面侧视图一；图12为本专利技术实施例二制备的阵列基板的截面侧视图二。具体实施方式本专利技术提供了一种阵列基板的制造方法，包括如下步骤在衬底基板上至少形成第一导电图案；在形成上述图案的衬底基板上沉积绝缘材料作为第一绝缘层；在形成上述图案的衬底基板上至少形成第二导电图案；在形成上述图案的衬底基板上沉积绝缘材料作为第二绝缘层；采用双色调掩膜板对第二绝缘层和第一绝缘层进行构图工艺，在第二绝缘层中至 少形成半搭接过孔的图案，在第一绝缘层和第二绝缘层中至少形成全搭接过孔的图案，第 二导电图案对应部分半搭接过孔的位置，第一导电图案对应全部全搭接过孔的位置；在形成上述图案的衬底基板上至少形成第三导电图案和第四导电图案，第三导电 图案通过半搭接过孔形成在第二导电图案和第一绝缘层的表面上，第四导电图案通过全搭 接过孔形成在第一导电图案的表面上。采用本专利技术所提供的技术方案，可以基于半曝光构图工艺使半搭接过孔和全搭接 过孔在两次刻蚀后形成，由于全搭接过孔和半搭接过孔需要刻蚀的绝缘材料厚度不同，所 以分两次刻蚀可以控制不会对半搭接过孔对应的第二导电图案下方的绝缘材料进行刻蚀， 从而保留了半搭接过孔下方的第一绝缘层，则第二导电图案下方不会形成空洞，即能够解 决半搭接结构中出现空洞而引起的断层、颗粒状不良等问题。本专利技术的上述技术方案适用于阵列基板上所有需要在同一次掩膜构图工艺中形 成半搭接过孔和全搭本文档来自技高网...

【技术保护点】
一种阵列基板的制造方法，其特征在于，包括：在衬底基板上至少形成第一导电图案；在形成上述图案的衬底基板上沉积绝缘材料作为第一绝缘层；在形成上述图案的衬底基板上至少形成第二导电图案；在形成上述图案的衬底基板上沉积绝缘材料作为第二绝缘层；采用双色调掩膜板对所述第二绝缘层和第一绝缘层进行构图工艺，在所述第二绝缘层中至少形成半搭接过孔的图案，在所述第一绝缘层和第二绝缘层中至少形成全搭接过孔的图案，所述第二导电图案对应部分所述半搭接过孔的位置，所述第一导电图案对应全部所述全搭接过孔的位置；在形成上述图案的衬底基板上至少形成第三导电图案和第四导电图案，所述第三导电图案通过所述半搭接过孔形成在所述第二导电图案和第一绝缘层的表面上，所述第四导电图案通过所述全搭接过孔形成在所述第一导电图案的表面上。

【技术特征摘要】

【专利技术属性】
技术研发人员：周伟峰，郭建，明星，
申请(专利权)人：北京京东方光电科技有限公司，
类型：发明
国别省市：11