半导体存储装置、半导体装置及光盘再生装置制造方法及图纸

本发明专利技术提供一种半导体存储装置、半导体装置及光盘再生装置。其中，半导体存储装置具备存储器单元，具有上述存储器单元的刷新功能，还具备以第一时钟作为输入并根据所述第一时钟的反相来生成第二时钟后输出的时钟产生电路，与所述第一时钟和所述第二时钟中的至少一个时钟同步地进行所述刷新功能的动作。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体存储装置的刷新(refresh)功能，例如涉及即使在所搭载的半 导体装置的动作频率规格低的情况下也能够防止数据传输率下降，并且有助于由低消耗功 率化及功率均衡化带来的布图设计容易化、噪声降低等的电路动作。
技术介绍
近年来的半导体装置，因小型化技术的进步带来的高集成化以及半导体制造商 之间的竞争逐步加速。其中，将微处理器或ASIC(Application Specific Integrated Circuit)、定制逻辑电路等和大容量存储器构成在1个半导体芯片上的被称为系统LSI的 半导体装置，作为决定所安装的产品的性能、差别化的能够诉求高附加价值的关键器件，成 为各制造商关注的产品领域的产品。在设计这样的半导体装置中，半导体装置中搭载的分类为DRAM (Dynamic Random Access Memory)、ROM (Read Only Memory)、SRAM (Static Random Access Memory)等的存 储器被用作硬件库，要求具有各种各样的规格。并且，系统LSI的用途以产品周期短的AV(Audio/Visual)设备为中心，即使在所 搭载的硬件库中也不例外。另外，若按照更具体的系统LSI的用途分类，则从民用用途覆盖 至车载用途，若按照领域分类，则主要涉及光盘记录再生装置、数码摄像机、数码相机、数码 音频设备等广泛的种类。如何有效地开发能共用于多种多样的系统LSI群的包含半导体存 储装置的硬件库，成为左右各公司收益的主要原因。此外，上述的说明只是应用本专利技术的半导体存储装置的一个例子，并不意味着用 途或使用方法的限定。接着，图1示出包含以往的DRAM的半导体装置的基本电路构成。在图1中101表示将存储器单元排列成矩阵状的存储器单元区域；102表示行解码器电路，输出对用于选择在所述存储器单元区域101的行方向上 排列的存储器单元所构成的组中的一个的选择信号；103表示列解码器电路，输出对用于选择在所述存储器单元区域101的行方向上 排列的存储器单元所构成的组中的一个的选择信号；104表示对由所述行解码器电路102及所述列解码器电路103所选择指示的存储 器单元进行数据读写的检测读写放大器电路；105表示内部数据输入输出线；106表示外部数据输入输出线；107表示数据输入输出电路，将在与所述检测读写放大器电路104之间收发的数 据经由外部数据输入输出线106在与大规模逻辑电路区域IM之间进行输入输出；108表示向所述行解码器电路102指定的选择在行方向上排列的存储器单元所构 成的组中的一个的行地址；109表示向所述列解码器电路103指定的选择在列方向上排列的存储器单元所构 成的组中的一个的列地址；110表示地址控制信号；111表示按照所述地址控制信号110向所述行解码器电路102输出所述行地址 108并且向所述列解码器电路103输出所述列地址109的地址输入电路；112表示外部控制信号；113表示按照所述外部控制信号112输出所述地址控制信号110的控制电路；114表示内部地址控制信号；115表示在待机时产生与所述地址控制信号110等效的内部地址控制信号114，并 进行所述存储器单元区域101的刷新动作的刷新电路；116表示定时调整信号；117表示输出所述定时调整信号116以进行所述地址输入电路111、所述控制电路 113和所述刷新电路115的定时调整的定时产生电路；118表示内部同步时钟信号；119表示时钟产生电路，输出所述内部同步时钟信号118以取得所述数据输入输 出电路107、所述地址输入电路111、所述控制电路113、所述刷新电路115和所述定时产生 电路117的同步；120表示外部时钟信号；121表示由存储器单元区域101、行解码器电路102、列解码器电路103、检测读写 放大器电路104及数据输入输出电路107构成的存储器阵列区域；122表示由地址输入电路111、控制电路113、刷新电路115、定时产生电路117及 时钟产生电路119构成的控制区域；123表示由所述存储器阵列区域121及所述控制区域122构成的半导体存储装 置；124表示利用标准单元构成的大规模逻辑电路区域；125表示冗余补偿地址存储电路；126表示将所述冗余补偿地址存储电路125与所述存储器阵列区域121连接的冗 余补偿地址线；127表示与所述半导体存储装置123或大规模逻辑电路区域IM连接的外部端子 群；128表示由所述半导体存储装置123、所述大规模逻辑电路区域124、所述冗余补 偿地址存储电路125及所述外部端子群127构成的半导体装置。在此，上述时钟产生电路119根据驱动控制电路113等的能力等需要进行设置，具 体而言，例如由缓冲器电路构成，输出与输入的外部时钟信号120相同的逻辑电平的内部 同步时钟信号118。根据图1，对动作的概要简单说明。通过从所述外部端子群127输入的所述外部时钟信号120，所述时钟产生电路119 输出所述内部同步时钟信号118，并作为所述数据输入输出电路107、所述地址输入电路 111、所述控制电路113、所述刷新电路115、所述定时产生电路117之间取得同步的时钟进行供给。在所述内部同步时钟信号118的基础上，所述控制电路113根据所述外部控制信 号112产生所述地址控制信号110，并输入至所述地址输入电路111。所述地址输入电路111产生所述行地址108并输入至所述行解码器电路102，产生 所述列地址109并输入至所述列解码器电路103。根据输入至所述行解码器电路102和所 述列解码器电路103的值，来选择所述存储器单元区域101内的存储器单元，与所述检测读 写放大器电路104之间进行读写动作，并经由所述内部数据输入输出线105、所述数据输入 输出电路107、所述外部数据输入输出线106，在与所述大规模逻辑电路区域IM之间进行 数据的输入输出动作。由所述刷新电路115进行的动作基本上与上述同样，通过内部地址控制信号114 被输入至地址输入电路111，从而进行与所述地址控制信号110被输入至地址输入电路111 的情况相同的动作。不同之处在于只有所述检测读写放大器电路104读取的数据被写 入至所述存储器单元，不进行经由所述内部数据输入输出线105、所述数据输入输出电路 107、所述外部数据输入输出线106在与所述大规模逻辑电路区域IM之间的数据的输入输 出动作。省略由所述冗余补偿地址存储电路125、冗余补偿地址线1 进行的动作的说明。在进行以上说明的动作的半导体存储装置中，通过存储器阵列区域121和大规模 逻辑电路区域1 被设置在1个半导体集成电路上，从而使所述外部数据输入输出线106 成为多位总线比较容易，因此既能确保数据传输率，又能降低时钟信号的频率，容易谋求低 消耗功率化。专利文献1 日本特开平8-138374号公报但是，上述的存储器阵列区域121的刷新动作需要按规定周期以规定次数的频度 进行。因为该刷新频度是固定的与时钟信号的频率无关，所以时钟信号的频率越低，则进行 数据传输等刷新以外的动作的频域(例如所使用的时钟脉冲的比例)就下降了。具体而言，例如如图2所示，对于某一频率的外部时钟信号120，若平均每20个时 钟脉冲需要本文档来自技高网...

【技术保护点】
一种半导体存储装置，具备存储器单元，并具有上述存储器单元的刷新功能，其中，　　该半导体存储装置具备时钟产生电路，其以第一时钟作为输入，根据所述第一时钟的反相来生成并输出第二时钟，　　该半导体存储装置与所述第一时钟和所述第二时钟中的至少一个时钟同步地进行所述刷新功能的动作。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：中井信行，贞方博之，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP