动态存储器的刷新端口制造技术

一种动态随机存取存储器（ＤＲＡＭ）的刷新端口。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的揭示内容涉及存储器、存储控制器、具有存储控制器的器件和存储系统。
技术介绍
传统上使用单晶体管存储器，比如动态随机存储器(DRAM)，因为很难打破单一单元存储器可以提供的密度。电容储存电荷(或电荷缺失)以表示存储状态。但是，这种类型的存储器件的显著的缺陷是储存状态信息的电容器件超过一定时间会丢失电荷。因此，如果存储器的电容部分上的电荷不周期性刷新，信息就会丢失。刷新周期包括，读动态存储器的一部分，比如一行，然后将数据写回存储器的这一部分。周期性并足够频繁地执行这一操作以避免因为电容结构中的电荷衰减导致的任何数据丢失。因为来自存储器被刷新部分的数据必须读出，至少在单端口存储器中，一般不可能在刷新周期访问动态存储器的某些部分。换言之，刷新周期一般至少阻止对存储器件的某些区域的访问。因此，智能存储控制器经常控制刷新周期，使得它们可以安排好，从而不会干扰更多的对时间有较高要求的系统存储器访问。现有的存储控制器通常采用和用来传输存储器访问命令的相同接口或相同的接口部分，以传输刷新命令或刷新行识别信息。另外，某些存储器提供自刷新功能，存储器通过此功能自动刷新动态单元。自刷新一般用于在存储控制器关闭且/或不访问存储器件的低能耗期间，以保持数据。但是自刷新在特殊时段不允许存储控制器保持对存储器中正在刷新的部分的控制。某些存储器件也执行隐蔽刷新。隐蔽刷新是由存储器件执行的刷新，不由存储控制器发出信号来执行刷新。这种隐蔽刷新会影响时序，因为存储器件不知道来自存储控制器的访问请求，而使存储控制器和刷新之间的冲突成为可能。这样，由刷新引起的满足存储器请求的延迟会在某些情况下发生。附图说明本专利技术通过举例说明，不局限于附图中的图。图1示出系统的一个实施例，系统包括处理器和各含有刷新端口的存储器件。图2示出存储控制器的一个实施例，存储控制器和含有刷新端口的存储器件相互作用。图3示出基于一个实施例的存储控制器和存储器件的操作流程图。图4示出采用刷新端口的DRAM的一个实施例。图5示出基于一个实施例的一例操作集的时序图。具体实施例方式以下说明阐述了用于动态存储器的刷新端口的实施例。在以下说明中，列出许多详尽的细节，比如存储器类型，存储器等待时间，和信号以及时钟名，以提供对本专利技术的更加透彻的理解。但可以理解的是，本领域熟练的人可以不用这些详尽细节就实现本专利技术。另外，没有详细示出某些公知的结构、电路等等以免不必要地模糊本专利技术。在多个实施例中，将揭示多个刷新端口。存储控制器或包含存储控制器的器件可采用刷新端口以将刷新命令输出到动态存储器。相应地，存储器可采用刷新端口作为输入以接收这些命令。采用刷新端口可有利于将这些刷新请求从数据传输端口分离。图1示出采用动态存储器的系统的一个实施例。在图1的实施例中，处理器100包含存储控制器110，存储控制器110和含有存储器阵列152的存储器件150通信。处理器可以是通用处理器或者专用处理器，比如图形处理器、网络处理器、或其他已知类型，或其他可用的处理器。在其他实施例中，存储控制器可以是不同的或者单独的器件的一部分，比如芯存储体集或桥式元件。存储器件150可以是任一类型的要求刷新或得益于刷新的存储器。例如，大多数DRAM采用刷新。存储控制器110包含数据传输端口120和刷新端口130。数据传输端口耦联一条或多条导线125(比如电导线或光导线)。导线125耦联在存储器件150上的数据传输端口160。存储控制器也包含刷新端口130。刷新端口耦联一条或多条导线135，且这些导线耦联在存储器件150上的刷新端口170。通常，数据传输端口处理命令、地址和数据，命令、地址和数据形成存储器请求和相应数据的传统交换。其中，数据传输端口可包括行和列地址信号接口。如在本揭示使用那样中，端口一词可用于描述输入或输出接口。该接口可包括一个或多个信号接口。例如，接口可以是将诸如集成电路的器件连接到信号线的引出线或球或其他互连。在某些实施例中，端口可以是专用端口。在此讨论的刷新端口在通常运行中是用于发送或接收刷新信号的端口，它不用于传达传统存储器访问请求，传统存储器访问请求传输数据方框出入特定的器件。如果刷新端口基本上专用于执行刷新相关的功能，那么它可以是专用刷新端口。作为比较，数据传输端口是用于传达传统存储器访问请求的接口，传统存储器访问请求传输数据方框出入存储器件。不同类型和大小的存储器的请求可以经由数据传输接口加以处理。数据传输接口可包括地址信号接口、数据信号接口、命令信号接口，等等。这些接口可以是单个且专用的或多路复用的。在某些实施例中，地址和命令可以多路复用的，在其他实施例中，地址、数据和命令可以全部多路复用的。本领域的熟练人员可以意识到许多不同类型用于传输存储器访问请求的已知或其他可用的接口都可用作数据传输接口。在一个实施例中，刷新端口从数据传输端口分离，单独处理刷新请求(命令)，从而避免消耗数据传输端口的带宽。随着动态存储器密度进一步增加，刷新存储器的开销突出地增加了。这是因为较大存储器一般含有更多行，而每行一般独立刷新，因此增加了需要刷新的次数。随着刷新开销增加，若采用传统的通过数据传输接口传送刷新命令的技术，在数据传输接口控制这些刷新所需要的开销量也增加了。因此，刷新端口的某些实施例会随着存储密度的增加变得越来越有价值。例如，如果256M的DRAM含有8存储体的存储器和16K行，那么在该部分的刷新周期内需要16,834次刷新。如果刷新间隔是10纳秒，刷新周期是8毫秒，那么开销增加到多至16％。随着DRAM存储密度增加，高开销的问题只会恶化。在一个实施例中，刷新端口包括用于指定部分信号的端口和用于刷新信号的端口。在其他实施例中，这些信息可以经由单个接口或共享接口传送。该指定部分信号在确认刷新信号时，至少部分地识别存储器待刷新的部分。例如，此存储指定信号可以指定待刷新的行。因为许多动态存储器都有诸如计数器的逻辑线路以辅助刷新进程，来自动态存储器的信息可以同该指定部分信号结合，以更精确地确定应该刷新存储器的那部分。另一例子是多存储体存储器，指定部分信号可指定存储体号，而存储器内部的计数器可以指定该存储体内待刷新的行。例如，在图2的实施例中，存储控制器200和存储器件250通信，存储器件250包括存储器阵列252，存储器阵列252含有N个存储体，从254-1到存储体254-N。一般，N是2的指数幂，但这不是必须的。该存储控制器包括刷新端口230，刷新端口230提供由刷新控制逻辑线路220产生的刷新命令。刷新命令经由一条或多条导线235传送到存储器件250的刷新端口270。另外，本实施例提供了一组刷新计数器275-1到275-N，对应于存储体254-1到254-N。来自刷新控制逻辑线路的刷新命令220可包括存储体号和刷新信号。在某些情况下，提供专用刷新接口和指示接口的一组专用存储体号，而通信导线将刷新信号和存储体号耦联到存储器件。存储体号指示存储器件哪个存储体该刷新，存储器件响应刷新信号来刷新该存储体。本领域的熟练人员可以理解的是，在其他实施例中，可以采用不同的信号协议。例如，指定部分信号，例如存储体号的传输，其自身可作为刷新该部分的触发。在另一个可选择的实施例中，存储体指示接口可以和传统数据本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种动态随机存取存储器(DRAM)的刷新端口。2.如权利要求1所述DRAM刷新端口，其特征在于，所述DRAM刷新端口是专用于执行刷新相关功能的专用端口。3.如权利要求1所述DRAM刷新端口，其特征在于，DRAM刷新端口包括多个指示部分接口；刷新命令接口。4.如权利要求3所述DRAM刷新端口，其特征在于，DRAM刷新端口是输入端口，还包括经由多个指示部分接口接收指示存储体信号的逻辑线路；从刷新命令接口接收刷新命令的逻辑线路。5.如权利要求3所述DRAM刷新端口，其特征在于，DRAM刷新端口是输出端口，还包括在多个指示部分接口上驱动指示存储体信号的逻辑线路；在刷新命令接口上驱动刷新信号的逻辑线路。6.如权利要求3所述DRAM刷新端口，其特征在于，所述多个指定部分接口包括多个存储体号接口，以通过指定多个存储体中的一存储体来指定进行刷新的行，其中行号自动产生。7.一种装置，包括存储器阵列；接收包括指定部分信号的刷新命令的刷新命令接口。响应所述刷新指令，刷新由指定部分信号指定的所述存储器阵列的一个部分的刷新逻辑线路；接收数据传输命令，并传输存储数据出入该装置的多个数据传输接口。8.如权利要求7所述这种装置，其特征在于，所述刷新命令接口包括多个指定部分接口，以接收所述指定部分信号，该指定部分信号指定存储器中待刷新的部分；接收刷新信号的刷新接口。9.如权利要求8所述这种装置，其特征在于，所述存储器阵列包括多个存储体，还包括多个存储体刷新计数器，多个存储体刷新计数器的其中一个与所述多个存储体的一存储体相关联，其中所述指定部分信号指定一个存储体，且和该存储体关联的刷新计数器指定在该存储体中的一行10.如权利要求9所述这种装置，其特征在于，刷新逻辑线路响应刷新信号，刷新由指定部分信号指定的存储体中的行，并改变和该存储体关联的刷新计数器的刷新计数值。11.如权利要求10所述这种装置，其特征在于，刷新逻辑线路响应刷新信号增量或减量刷新计数器。12.如权利要求7所述这种装置，其特征在于，多个数据传输接口包括多个数据接口和多个地址接口。13.一种装置，包括多个用于输出数据传输请求并传输存储数据出入该装置的数据传输接口；刷新命令接口；用于经由刷新命令接口来输出刷新信号和指定部分信号的刷新控制逻辑线路。14.如权利要求13所述这种装置，其特征在于，还包括处理器部分，以执行多个程序指令，并启动经由多个数据传输接口待传送的多个存储器请求。15.如权利要求14所述这种装置，其特征在于，还包括高速缓存控制部分，所述高速缓存控制部分耦联处理器部分，还耦联多个数据传输接口，以在高速缓存访问多个数据传输接口时产生多个存储器请求。16.如权利要求15所述这种装置，其特征在于，所述指定部分信号包括指定存储体信号。17.如权利要求13所述这种装置，其特征在于，所述指定部分信号还包括指定存储体信号。18.如权利要求17所述这种装置，其特征在于，还包括刷新计数逻辑线路，所述刷新计数逻辑线路用于跟踪刷新活动并在未满足刷新度时禁止在所述多个数据传输接口活动。19.如权利要求17所述这种装置，其特征在于，所述装置包括集成处理器和存储控制...

【专利技术属性】
技术研发人员：K·贝恩斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：