存储器阵列错误校正设备、系统和方法技术方案

各种实施例包含操作以延长读取、修改和写入存储在存储器阵列中或正被提供到存储器阵列的数据的过程而不中断待写入到所述存储器阵列中的连续数据流的设备、方法和系统。实施例可包含设备，所述设备包括存储器阵列和耦合到所述存储器阵列的错误码模块，所述错误码模块具有数据缓冲器，所述数据缓冲器具有可操作以在对应的多个连续时钟循环上接收待写入到所述存储器阵列的多个数据突发的多个数据突发寄存器。所述错误码模块可操作以在不长于所述多个连续时钟循环中的两个连续循环的周期的时间周期内对所述多个数据突发中的每一者执行读取／修改／写入过程。

【技术实现步骤摘要】
【国外来华专利技术】
本文描述的各种实施例大体上涉及存储器装置，包含具有与存储在动态随机存取存 储器(DRAM)中的数据相关联的错误校正码(ECC)的存储器装置。
技术介绍
半导体存储器装置是其中可存储信息且需要时可从其收回信息的集成电路。每一存 储器装置由多个存储器单元建成，其中每一存储器单元具有存储至少一个二进制位数据 的容量。基本上，单元位于字线与位线(例如，视为阵列的行和列)的相交处。单元可 将单个数据位存储为逻辑"1"或逻辑"0"，且有时可被个别存取或寻址。单元有时可 使用两个多位数字来寻址。当使用此方案时，第一多位数字或行地址可识别存储器单元 所位于的存储器阵列的行。第二多位数字或列地址可识别所需存储器单元所位于的存储 器阵列的列。每一行地址/列地址组合可对应于单个存储器单元。从存储器阵列收回数据可能不会在每种情况下均完美地实现。因此，可使用错误检 测和校正方案来增强存储器阵列数据存储可靠性。然而，大多数错误校正方案可能在电 路占用面积和/或操作速度方面损害阵列的总体操作。因此，需要用于错误检测/校正的 改进的机制。 _附图说明图1是现有技术DRAM存储器单元；图2是现有技术简化存储器阵列结构的示意图3是根据本专利技术的各种实施例的系统的功能框图4是根据本专利技术的各种实施例的设备；图5是包含根据本专利技术的各种实施例的波形的时序图；以及5图6是说明根据本专利技术的各种实施例的若干方法的流程图。 具体实施例方式本专利技术描述可用于延长读取、修改和写入存储器阵列中的数据的过程而不中断待接 收并写入到所述存储器阵列中的大体上连续的数据流的设备、方法和系统。如下文所陈 述，此类存储器阵列可形成许多不同类型的市售存储器装置的一部分。如下文更详细揭示，在各种实施例中，与存储器操作相关联的列循环分为两半。列 循环是指一操作，包含(但不限于)与特定地址相关联的写入操作。列是指耦合到特定字线的存储器单元的群组，所述存储器单元是在与字线相关联的 地址以及耦合到字线的个别存储器单元或存储器单元的群组通过将地址应用于存储器 阵列的列选择输入而选择时被选择。列循环可包含从存储器阵列内的一个或多个存储器单元位置读取或写入到所述一 个或多个存储器单元位置。单元通过将地址应用于含有存储器单元的存储器装置而被选 择。列循环可分为包含读取的第一半和包含写入的第二半。在各种实施例中，这两半由 与存储器阵列中的另一地址有关的列循环的另一部分间隔开。列循环如此分为两半且通 过来自不同地址的列循环的插入或交错部分将两半间隔开允许在与存储器阵列中的不 同地址有关的列循环正发生的时间期间针对分裂的列循环数据发生错误校正和检査位 再生。有效地，使用此方案，在三个列循环期间延长与数据以及和数据及第一存储器地址 相关联的检査位有关的读取、修改和写入操作。为了使此操作不延误正常列存取性能， 一个列循环可在非ECC设计将在执行正常写入或读取时使用的时间的一半或小于一半 时间内执行。可根据多种操作类型来构造现代存储器装置，例如DRAM、静态随机存取存储器 (SRAM)、视频随机存取存储器(VRAM)、可擦除可编程只读存储器(EPROM)、电可 擦除且可编程只读存储器(EEPROMS)、动态电可更改可编程只读存储器(DEAPROM)、 快闪存储器和其它半导体存储器装置。每种类型的存储器装置具有指示这些各种类型的存储器装置如何操作的特定特性。 举例来说，动态随机存取存储器分类为易失性存储器装置，因为DRAM在移除电源时 失去其所存储的数据。另外，DRAM结构上较简单，因为仅需要一个晶体管和电容器来 在DRAM存储器装置中存储每一位。然而，因为电容器不是理想的装置且容易泄漏， 所以DRAM存储器要求周期性地刷新电容器电荷。专用于刷新操作的额外开销在许多情况下是可接受的，因为DRAM存储器提供非常高的密度。将下文描述的本专利技术的实施例描述为应用于DRAM存储器结构。然而，所属领域 的技术人员将容易认识到，可以广泛种类的存储器类型来实践本专利技术的各种实施例，包 含上文指出的那些类型中的每一者(例如，SRAM、 VRAM等)。将DRAM存储器设计 用作论述的基础只是借助简化说明而非限制。DRAM存储器单元中的电荷用于表示存储在存储器单元中的值和(因此)数据。在 一时间周期内，DRAM存储器单元中的电荷将泄漏掉，且存储器内容可能丢失。因此， 周期性地"刷新"DRAM，因此其将不会丢失存储在存储器中的数据。在刷新DRAM存储器时，使用一过程，其循环穿过存储器单元并将每一存储器单 元恢复到代表存储在存储器单元中的数据位的值的电荷。可针对此刷新过程采用各种方 案，包含将存储器阵列划分为块，其中所述块中的每一者在不同时间刷新。在其它方案 中，可同时刷新整个存储器阵列。在其中将存储器划分为在不同时间刷新的块的方案中， 对哪些块已被刷新以及块被刷新后过了多长时间进行跟踪。这是因为存储器单元中维持 的电荷的泄漏以某一速率发生，所述速率可视存储器单元的不同而不同。在某一时间周 期之后，存储器单元中的一者或一者以上中已发生的泄漏量可使得存储器单元中的电荷 量现在表示与原始状态不同的状态。换句话说，数据位由于泄漏已改变状态，数据丢失， 且至少数据的存储在存储器中的所述部分被损坏。由于存储器单元内的不同位以不同速率泄漏，所以所有单元通常在少于存储器阵列 中的最差情况位的时间内刷新，所述最差情况位由将在最少量的时间内泄漏电荷并改变 状态的存储器单元表示。因为刷新过程每次执行时均消耗功率，所以刷新过程执行得越 频繁，存储器装置将消耗的总功率就越多。因此，如果以少于存储器单元中的最差情况 位的时间间隔执行刷新操作，那么与超过最差情况存储器单元由于泄漏而改变状态所用 的时间的刷新时间间隔相比，将发生存储器装置的总功率消耗的增加。另外，在正执行刷新的时间期间，不能执行从存储器读取和写入到存储器(或至少 到存储器的正被刷新的特定块)。因此，存储器(或至少其被正被刷新的部分)不可用 于读取或写入操作。DRAM存储器的刷新表示用于从DRAM存储器读取和写入到DRAM 存储器的损失的时间，且因此对存储器装置强加总体性能损失。越不经常执行刷新，刷 新要求对存储器装置强加的性能损失就越少。在各种实施例中，可使用错误校正码来检测由于泄漏造成的数据损坏。当呈现数据 以供存储到存储器阵列中时，基于待存储的数据中存在的值产生错误校正码。所属领域 的技术人员已知各种类型的错误校正码。一种类型的错误校正码称为汉明码，其可针对多个数据位产生，且可稍后指示数据 位中的一者是否已改变。汉明码具有能够识别多个数据位中的数据位中的哪一者已改变 的额外优点。因此，使用汉明码允许校正给定位群组内的已改变的特定位，从而允许在 损坏之前将给定位群组(具有单个经改变位)恢复为数据的原始状态。形成用于特定多个数据位的汉明码所需的位的数目取决于多个数据位中的个别位 的数目。使用汉明码作为错误校正码，可将存储器装置组织成许多种数据配置，包括以 下数据配置8个数据位和4个检査位16个数据位和5个检查位32个数据位和6个检査位。使用16个数据位和5个检査位配置作为实例，可针对包含不多于16个数据位的每 一数据位群组产生包含5个检査位的汉明码，且因此为这多个数据位中的每一本文档来自技高网...

【技术保护点】
一种设备，其包括：　存储器阵列；以及　错误码模块，其耦合到所述存储器阵列且包含数据缓冲器，所述数据缓冲器具有可操作以在对应的多个连续时钟循环上接收待写入到所述存储器阵列的多个数据突发的多个数据寄存器，所述错误码模块可操作以在不长 于所述多个连续时钟循环中的两个连续循环的周期的时间周期内对所述多个数据突发中的每一者执行读取／修改／写入过程。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：约翰F施雷克，托德A道恩鲍，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[]