一些实施例包含设备和方法，其具有：第一存储器单元；第一存取线，其经配置以存取所述第一存储器单元；第二存储器单元；和第二存取线，其经配置以存取所述第二存储器单元。所述设备中的一者可包含控制器，所述控制器经配置以导致数据存储在所述第一存储器单元的存储器部分中、导致与所述数据相关联的错误校正码的第一部分存储在所述第一存储器单元的另一存储器部分中和导致所述错误校正码的第二部分存储在所述第二存储器单元中。本发明专利技术描述包含额外设备和方法的其它实施例。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】一些实施例包含设备和方法，其具有：第一存储器单元；第一存取线，其经配置以存取所述第一存储器单元；第二存储器单元；和第二存取线，其经配置以存取所述第二存储器单元。所述设备中的一者可包含控制器，所述控制器经配置以导致数据存储在所述第一存储器单元的存储器部分中、导致与所述数据相关联的错误校正码的第一部分存储在所述第一存储器单元的另一存储器部分中和导致所述错误校正码的第二部分存储在所述第二存储器单元中。本专利技术描述包含额外设备和方法的其它实施例。【专利说明】优先权申请本申请案主张2012年3月6日提出的第13/413，363号美国申请案的权益，所述申请案的全文以引用方式并入到本文中。
技术介绍
例如快闪存储器等存储器装置广泛用在计算机和许多电子产品中。所述存储器装置具有许多存储器单元。信息可在写入操作中存储在存储器单元中。所存储的信息可在读取操作中被检索或可在擦除操作中被清除。对于给定装置面积，随着存储器单元密度增大，维持存储在存储器装置中的信息的可靠性可能会成为挑战。 【专利附图】【附图说明】 图1展示根据本专利技术的实施例的呈存储器装置形式的设备的框图。 图2展示根据本专利技术的实施例的存储器装置的一部分的示意图。 图3是展示根据本专利技术的实施例的可经配置以表示存储在图2的存储器装置的存储器单元中的信息值的阈值电压范围的曲线图。 图4展示根据本专利技术的实施例的对应于图2的存储器装置的存储器部分的框图。 图5展示根据本专利技术的实施例的可存储在图4的存储器部分中的不同页的信息。 图6展示根据本专利技术的实施例的产生器矩阵的结构。 图7展示根据本专利技术的实施例的呈系统形式的设备的框图。 图8是展示根据本专利技术的实施例的操作系统的方法的流程图。 【具体实施方式】 图1展示根据本专利技术的实施例的呈存储器装置100形式的设备的框图。存储器装置100可包含存储器阵列102，其具有连同线(例如存取线)WL0和WLl到WLm与线(例如数据线)BL0和BLl到BLn配置成行和列的存储器单元103。存储器装置100可使用线WLO和WLl到WLm、以及用以存取存储器单元103的线和用以与存储器单元103交换(例如传送)信息的线105。 行存取电路108和列存取电路109可对地址寄存器112作出响应以基于线110、线111或线110和线111两者上的行地址信号和列地址信号而存取存储器单元103。输入/输出电路114可经配置以交换存储器单元103与线110之间的信息。线110和111可包含位于存储器装置100内的节点或位于其中可驻存存储器装置100的封装上的引脚(或焊球)。 控制电路116可基于存在在线110和111上的信号而控制存储器装置100的操作。存储器装置100外部的装置(例如处理器或存储器控制器)可使用线110、线111或线110和线111两者上的不同信号组合来将不同命令(例如读取命令、写入命令或擦除命令)发送到存储器装置100。将不同命令发送到存储器装置100的所述装置(例如处理器或存储器控制器)可形成在与存储器装置100相同的半导体裸片上，或此装置(例如处理器或存储器控制器)可形成在不同于形成存储器装置100的半导体裸片的半导体裸片上。 存储器装置100可对命令作出响应以对存储器单元103执行存储器操作，例如执行写入(例如编程)操作以将信息存储(例如编程)在存储器单元103中或执行读取操作以从存储器单元103检索所存储的信息。存储器装置100也可执行擦除操作以从一些或全部存储器单元103清除信息。 存储在存储器单元103中的信息可包含数据和与所述数据相关联的错误校正码(ECC)。在数据存储在存储器单元103之前，可基于所述数据而产生ECC。ECC可包含奇偶校验位。当从存储器单元103检索数据和其相关联的ECC时，所述ECC可用以校正可能已发生在所述数据中的错误。与数据相关联的ECC可由存储器装置100内部产生或由另一装置(例如存储器控制器或处理器)外部产生。 存储器单元103中的每一者可经编程以存储表示位的一小部分的值、单个位的值或多个位(例如两个、三个、四个或其它数目个位)的值的信息。举例来说，存储器单元103中的每一者可经编程以存储表示单个位的二进制值“O”或“I”的信息。每一存储器单元的单个位有时被称作单层级存储器单元。在另一实例中，存储器单元103中的每一者可经编程以存储表示多个位的值(例如两个位的四个可能值“00”、“01”、“10”和“11”中的一者、三个位的八个可能值“000”、“001”、“010”、“011”、“100”、“101”、“110”和 “111” 中的一者或其它数目个的多个位的其它值中的一者)的信息。能够存储多个位的存储器单元有时被称作多层级存储器单元(或多状态存储器单元)。 存储器装置100可包含非易失性存储器装置，且存储器单元103可包含非易失性存储器单元，使得当电源与存储器装置100断开连接时，存储器单元103可保存存储在其上的信息。举例来说，存储器装置100可为快闪存储器装置(例如NAND快闪存储器装置或NOR快闪存储器装置)或另一种存储器装置(例如可变电阻存储器装置(例如相变或电阻性RAM装置))。 存储器装置100可包含存储器装置，其中存储器单元103可物理上位于相同装置上的多个层级上，使得存储器单元103的若干者可堆叠在存储器装置100的衬底(例如半导体衬底)上的多个层级中的一些其它存储器单元103上。 所属领域的一般技术人员可认识到，存储器装置100可包含其它组件，一些所述组件未展示在图1中以便不使本文所描述的实例性实施例不清楚。 存储器装置100中的至少一部分可包含与下文参考图2到图8而描述的存储器装置类似或相同的结构。 图2展示根据本专利技术的实施例的存储器装置200的一部分的示意图。存储器装置200可包含可形成图1的存储器阵列102的部分的存储器阵列202。如图2中所展示，存储器阵列202可包含分别与线WLO、WL1、WL2、WL3和WL4相关联的存储器单元210、211、212,213和214。线WLO、WL1、WL2、WL3和WL4中的每一者可形成存储器装置200的存取线的部分以在存储器操作(例如读取或写入操作)期间存取存储器单元210、211、212、213和214。存储器装置200可分别包含线BLO到BL9。线BLO到BL9中的每一者可形成存储器装置200的数据线的部分。作为实例，图2展示五个线WL0、WL1、WL2、WL3和WL4和十个线BLO到BL9。这些线的数目可变动。 如在图2中所展示，存储器单元210、211、212、213和214可配置成NAND配置。举例来说，存储器单元210、211、212和213可配置为存储器单元串，例如存储器单元串220到229。各存储器单元串220到229可经由晶体管(例如选择晶体管)217中的一者而耦合到线BLO到BL9中的一者且经由晶体管(例如选择晶体管)218中的一者而耦合到线SL。线SL可形成存储器装置200的源极(例如源极线)的部分。 在存储器操作(例如读取或写入操作)期间，存储器装置200可使用线SGD来接通晶体管217以将存储器单元串220到229耦合到相应本文档来自技高网...
【技术保护点】
一种设备，其包括：第一存储器单元；第一存取线，其经配置以存取所述第一存储器单元；第二存储器单元；第二存取线，其经配置以存取所述第二存储器单元；以及控制器，其用以导致数据存储在所述第一存储器单元的第一存储器部分中、导致与所述数据相关联的错误校正码的第一部分存储在所述第一存储器单元的第二存储器部分中和导致所述错误校正码的第二部分存储在所述第二存储器单元中。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：威廉·亨利·拉德克，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US
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