半导体存储器件及其控制方法技术

一种半导体存储器件包括临时存储电路，被配置为接收多个数据项，并且将数据项存储在行和列内，检测码产生器，被配置为分别产生用于检测数据项中的错误的第一检测码，第一校正码产生器，被配置为分别产生用于校正相应于列的第一数据块中的错误的第一校正码，每个第一数据块包含布置在所述列中的相应一列中的若干数据项，和第二校正码产生器，被配置为分别产生用于校正与所述行相对应的第二数据块中的错误的第二校正码，每个第二数据块包含布置在所述行中的相应一行中的若干数据项。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及，并且例如，涉及配置 有用于校正非易失性地存储在半导体存储器内的信息中的错误的校 正电路的半导体存储器，以及控制该器件的方法。
技术介绍
根据非易失性存储器件的类型，与存储器中存储的数据量相对应 的存储器的物理量的状态随着时间的流逝而改变。当经过了预设的时 间时，数据可能丢失。各种存储器件都具有这个属性。例如，这些存 储器件中包括使用具有所谓的层叠栅结构的晶体管作为存储器单元 的非易失性半导体存储器件。层叠栅结构包括隧道绝缘膜，浮栅电极，栅间绝缘膜和控制栅电 极。为了在存储器单元中存储信息，通过隧道绝缘膜从村底側将电子 注入浮栅电极。在浮栅电极中积累的电荷用作信息。由于在浮栅电极 中积累的电荷随着时间的流逝会通过隧道绝缘膜泄漏到衬底，导致了 存储在存储器单元内的信息随着时间的流逝而丟失的结果(信息中将 出现错误)。如果从信息存储以来经过的时间短，则信息中出现错误的概率 小。相反，如果从信息存储以来经过的时间长，则信息中出现错误的概率大。可以给包括如上所述的存储器单元的存储器件提供用于校正 信息中的错误的纠错机制。一般地，具有高纠错性能的校正机制是必须的，以便校正由于例 如经过了很长的时间而出现在由多个位组成的信息中的错误。具有高 纠错性能的校正机制一般具有大的电路规模，耗费很多能源，并且需 要大量时间用于进行处理。然而，为了即使当自数据存储以来经过了 很长时间时也能保证数据的正确恢复，提供了具有高纠错性能的校正 机制，并且不论自数据存储以来经过的时间如何，总是使用该校正机 制。因此，即使读取自其存储以来仅经过了短时间的信息，即，即使 读取不包含很多错误的信息，也使用高纠错性能的校正机制。这浪费 了能源。另夕卜， 一般地，为了增强纠错性能，必须扩展将接受纠错的信息。例如，为了增强纠错性能，例如，以4K字节数据片段而不是512字 节的数据片段(通过耦合多个512字节的数据片段形成4k字节的数 据片段)为单位产生纠错码。在该情况下，即使当希望读取512字节 的数据时，也必须读取4k字节的数据。这同样增加了存储器件的能耗。下面的文档被认为是与本申请相关的现有技术 JP - A 63 - 275225 ( KOKAI)在该参考文献中，公开了一种具有高纠错能力的校正装置。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体存储器，包括临时 存储电路，被配置为接收多个数据项，并且将所述数据项存储在行和 列内；检测码产生器，被配置为分别产生用于检测所述多个数据项中 的错误的多个第一检测码；第一校正码产生器，被配置为分别产生用 于校正与所述列相对应的多个第一数据块中的错误的多个第一校正 码，每个第一数据块包含布置在所述列中的相应一列中的若干数据项；第二校正码产生器，被配置为分别产生用于校正与所述行相对应 的多个第二数据块中的错误的多个第二校正码，每个第二数据块包含布置在所述行中的相应一行中的若干数据项；和半导体存储器，被配 置为非易失性地存储数据项，第一检测码，第一校正码和第二校正码。 根据本专利技术的一个方面，提供了一种控制半导体存储器件的方 法，该方法包括接收多个数据项，并且在临时存储电路的行和列中 存储所述数据项；分别产生用于检测所述多个数据项中的错误的多个 第 一检测码；分别产生用于校正与所述列相对应的多个第一数据块中 的错误的多个第一校正码，每个第一数据块包含布置在所述列中的相 应一列中的若干数据项；分别产生用于校正与所述行相对应的多个第 二数据块中的错误的多个第二校正码，每个第二数据块包含布置在所 述行中的相应一行中的若干数据项;和在半导体存储器中非易失性地 存储数据项，第一检测码，第一校正码和第二校正码。附图说明图1是示出了根据一个实施例的半导体存储器件10的示意性框图2是示出了包含在NAND闪存中的存储器块BLK的结构的等 效电路图3是示出了关于数据写的纠错电路11的基本部分的方框图； 图4是示出了从纠错电路11传输到半导体存储器12的数据的格 式的图5是示出了在临时存储电路20中采用的用于写的数据结构的图6是示出了纠错电路11的错误检测码产生操作和纠错码产生 操作的一部分的图7是示出了图6所示部分之后的错误检测码产生操作和纠错码 产生操作的一部分的图8是示出了图7所示部分之后的错误检测码产生操作和纠错码产生操作的一部分的图9是示出了图8所示部分之后的错误检测码产生操作和纠错码 产生操作的一部分的图10是示出了图9所示部分之后的错误检测码产生操作和纠错 码产生操作的一部分的图11是示出了关于数据读取的纠错电路11的基本部分的方框图12是示出了由ECC校正单元31的第一纠^"获得的块数据的图13是示出了由RS校正单元33的第 一纠错获得的块数据的图； 图14是示出了由ECC校正单元31的第二纠错获得的块数据的图15是示出了由RS校正单元33的第二纠错获得的块数据的和图16是示出了自写以来经过的时间和所需校正性能之间的关系的图。具体实施例方式将参考附图描述本专利技术的实施例。在下面的描述中，类似的参考 号代表类似的元件，并且仅当必须时才给出重复解释。下面描述的实施例仅是用于表达本专利技术的技术概念的装置或方 法的例子，并且因此结构元件的材料，形状，结构和/或布置不限于下 面所述那些。它们可被以各种方法修改，而不脱离本专利技术的范围。另外，在本专利技术的实施例中，可由硬件，软件或其组合实现每个 功能块。为了对此进行阐明，将主要考虑每个块的功能描述每个块。 以硬件还是以软件实现每个功能取决于对特定实施例或整个系统的 设计约束。本领域的任何技术人员可以使用各种方法以特定实施例实 现这些功能，并且这些实现包括在本专利技术的范围内。图l是示出了根据本专利技术的实施例的半导体存储器件IO的示意性框图。半导体存储器件10包括纠错电路11和半导体存储器12。纠 错电路11和半导体存储器12被认为包括在单个半导体集成电路内， 并且被提供在单个半导体芯片上。只要半导体存储器12非易失性地 存储信息，并且所存储的信息随着时间的流逝而改变，则半导体存储 器12可以是任意存储器件。半导体存储器12是例如NAND闪存。在 本实施例中，作为半导体存储器12的例子，将描述NAND闪存。NAND闪存由多个存储器块BLK形成，数据被以存储器块BLK 为单位擦除。现在参考图2，将描述存储器块BLK的结构。图2是示 出了存储器块BLK的结构的等效电路图。存储器块BLK包括沿着X轴布置的m (m:不小于l的整数) 个NAND串。每个NAND串包括选择晶体管ST1和ST2,以及n ( n: 不小于1的整数)个存储器单元晶体管MT。包括在m个NAND串 中的各个选择晶体管ST1的漏极连接到位线BL1到BLm，并且其栅 极共同连接到选择栅线SGD。另外，选择晶体管ST2的源极共同连 接到源线SL，并且其栅极共同连接到选择栅线SGS。每个存储器单元晶体管MT是金属氧化物半导体场效应晶体管 (MOSFET)，其具有层叠的栅极结构并且形成在半导体衬底上，层 叠栅结构和半导体衬底之间插入有栅绝缘膜。层叠栅结构包括在栅绝 缘膜上形成的电荷积累层(浮栅)，以及在电荷积累层上形成的控制 栅电极，在电荷积累层和控制栅电极之间插入有栅间绝缘膜。在每个 NAND串中，n个存储本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：　临时存储电路，所述临时存储电路被配置为接收多个数据项，并且将所述数据项存储在行和列内；　检测码产生器，所述检测码产生器被配置为分别产生用于检测所述多个数据项中的错误的多个第一检测码；　第一校正码 产生器，所述第一校正码产生器被配置为分别产生用于校正与各列相对应的多个第一数据块中的错误的多个第一校正码，每个第一数据块包含布置在所述列中的相应一列中的若干数据项；　第二校正码产生器，所述第二校正码产生器被配置为分别产生用于校正与各行 相对应的多个第二数据块中的错误的多个第二校正码，每个第二数据块包含布置在所述行中的相应一行中的若干数据项；和　半导体存储器，所述半导体存储器被配置为非易失性地存储所述数据项、第一检测码、第一校正码和第二校正码。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：菅野伸一，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]