芯片堆栈装置制造方法及图纸

一种芯片堆栈装置，主要包括芯片、至少一介电层、及重配置线路层，该芯片具有第一表面、第二表面、堆栈于该第一表面上并具有数个接垫形成于其上的电路组件、及堆栈于该电路组件上但显露该接垫的保护层；该介电层包含堆栈于该保护层上的第一、二介电层，且该第一、二介电层上具有与该接垫连通的重配置孔；具纳米微粒的导电银胶材料涂布于该重配置孔之中形成该重配置线路层，藉此，以其低阻值的特性将可有效降低通电后因压降所造成的电性不稳定，并使耗电量降低，于达到节能省电的同时，基于其电气讯号较为稳定的特性，亦可扩大使用范围而适用于高频产品的应用。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种芯片堆栈装置，尤指涉及一种经沟槽填料(Trench Fill)或印刷(Printing)后所形成较低阻值的结构，特别是指采用具纳米微粒的导电银胶材料 (NanoParticle Silver Paste)作为重配置导线的芯片堆栈装置。技术背景目前集成电路已愈来愈走向轻、薄、短、小、与传输快速的趋势，因此集成电路中的 电容器会面临因迷你化阻值增加造成RC时间延迟增加的问题，因而降低传输速度。有鉴于此，金属内导线对半导体组件中的电子功能而言是相当关键的，有许多先 进的半导体制程就是藉由降低金属内导线电阻与改善电子迁移效果阻力来改善讯号传输 速度，例如具有低电阻值与高电子迁移阻抗的铜就渐渐成为多层半导体组件中的上层金 属，然而，其仍然避免不了通电后因压降所造成的电性不稳定，于无法有效降低耗电量的同 时，亦因其电气讯号不稳定的关系，仅可适用于较为低频的产品应用，故其所产生的效果皆 不尽理想，一般无法符合使用者于实际使用时所需
技术实现思路
本技术所要解决的技术问题是针对上述现有技术的不足，提供一种芯片堆 栈装置，采用具纳米微粒的导电银胶材料作为重配置导线，经沟槽填料或印刷后形成较低 阻值。为了解决上述技术问题，本技术所采用的技术方案是一种芯片堆栈装置，包 括芯片，该芯片具有第一表面、第二表面、堆栈于该第一表面上并具有数个接垫形成于其上 的电路组件、及堆栈于该电路组件上但显露该接垫的保护层；其特点是还包括至少一介 电层、及重配置线路层，该介电层包含堆栈于该保护层上的第一、二介电层，且该第一、二介 电层上具有与该接垫连通的重配置孔；具纳米微粒的导电银胶材料涂布于该重配置孔之中 形成该重配置线路层。本技术所采用的另一种技术方案是一种芯片堆栈装置，包括芯片，该芯片具 有第一表面、第二表面、堆栈于该第一表面上并具有数个接垫形成于其上的电路组件、以及 堆栈于该电路组件上但显露该接垫的保护层；其特点是还包括介电层、及重配置线路层， 该介电层堆栈于该保护层上，并具有与该接垫连通的重配置孔；具纳米微粒的导电银胶材 料印刷于该重配置孔之中及部分介电层之上形成该重配置线路层。上述电路组件为晶体管。上述芯片制作形成于一晶圆。上述芯片包含硅。如此，该结构采用具纳米微粒的导电银胶材料作为重配置线路层的重配置导线， 经沟槽填料或印刷后形成较低阻值，可有效降低通电后因压降所造成的电性不稳定；可使 耗电量降低，节能省电；利用电气讯号较为稳定的特性，可适用于高频产品的应用而扩大使 用范围。附图说明图1是本技术较佳实施例的结构剖面示意图。图2a是本技术较佳实施例的制作示意图一。图2b是本技术较佳实施例的制作示意图二。图2c是本技术较佳实施例的制作示意图三。图2d是本技术较佳实施例的制作示意图四。图3是本技术另一较佳实施例的结构剖面示意图。图4a是本技术另一较佳实施例的制作示意图一。图4b是本技术另一较佳实施例的制作示意图二。图4c是本技术另一较佳实施例的制作示意图三。标号说明芯片10、40第一表面 101、401第二表面102、402 电路组件103、403接垫1031、4031保护层 104、404介电层20、50第一介电层20a第二介电层20b重配置孔21、51重配置线路层30、60具体实施方式请参阅图1所示，为本技术一较佳实施例的结构剖面示意图。如图所示 本技术为一种芯片堆栈装置，是采用具纳米微粒的导电银胶材料(Nano Particle SilverPaste)作为重配置线路层的重配置导线，经沟槽填料(Trench Fill)后形成较低阻 值的结构，主要包括一芯片(Chip) 10、至少一介电层(Dielectric) 20以及一重配置线路层 (Re-Distribution Layer) 30 所构成。上述芯片10包含硅，具有一第一表面101、一第二表面102、一堆栈于该第一表面 101上并具有数个接垫(Die Pad) 1031形成于其上的电路组件(Device) 103、以及一堆栈于 该电路组件103上但显露该接垫1031的保护层(Passivation Layer) 104，其中，该电路组 件103为晶体管。该些介电层20包含堆栈于该保护层104上的第一、二介电层20a、20b，且该第一、二介电层20a、20b上具有与该接垫1031连通的重配置孔(RDL Trench) 21。该重配置线路层30涂布(Coated)于该重配置孔21之中。请参阅图2a至图2d所示，本技术针对上述图1进一步说明其芯片堆栈装置 的制作流程。例如，使用本技术具纳米微粒的导电银胶材料于晶圆级芯片尺寸封装件 (WaferLevel Chip Size Package, WLCSP)产品的制作应用的较佳实施例中首先，如图2a所示，提供至少一芯片10，该芯片10可形成于一晶圆(Wafer)内，具 有一第一表面101、一第二表面102、一形成于该第一表面上并具有数个接垫1031形成于其 上的电路组件103、以及一形成于该电路组件103上但显露该接垫1031的保护层104。之后，如图2b所示，于该保护层104上先后被覆第一、第二介电层20a、20b后，以 挖孔或冲孔等技术，对准该接垫1031形成一孔径较大的重配置孔21。继之，如图2c所示，以全涂布的方式形成一具纳米微粒的导电银胶材料于该重配置孔21中及该第二介电层20b 上。最后，如图2d所示，利用研磨的方式将部分具纳米微粒的导电银胶材料移除，并 显露该第二介电层20b，进而形成堆栈于该重配置孔21中的重配置线路层30，如图1所示。请参阅图3所示，为本技术的另一较佳实施例的结构剖面示意图。如图所示 为本技术另一较佳实例的芯片堆栈装置，同样采用具纳米微粒的导电银胶材料作为重 配置线路层的重配置导线，经印刷(Printing)后形成较低阻值的结构，主要包括一芯片 40、一介电层50以及一重配置线路层60所构成。上述芯片40包含硅，具有一第一表面401、一第二表面402、一堆栈于该第一表面 401上并具有数个接垫4031形成于其上的电路组件403、以及一堆栈于该电路组件403上 但显露该接垫4031的保护层404，其中，该电路组件403为晶体管。该介电层50堆栈于该保护层404上，并具有与该接垫4031连通的重配置孔51。该重配置线路层60印刷于该重配置孔51之中及部分介电层50之上。以上述两个实施例所述，构成全新的芯片堆栈装置。请参阅图4a至图4c所示，本技术针对上述图3进一步说明其芯片堆栈装置 的制作流程。同样使用本技术具纳米微粒的导电银胶材料于WLCSP产品的制作应用的 较佳实施例中首先，如图4a所示，提供至少一芯片40，该芯片40可形成于一晶圆内，具有一第一 表面401、一第二表面402、一形成于该第一表面上并具有数个接垫4031形成于其上的电路 组件403、以及一形成于该电路组件403上但显露该接垫4031的保护层404。之后，如图4b所示，于该保护层404上先被覆一层介电层50后，以微影蚀刻方式， 对准该接垫4031形成一重配置孔51。最后，如图4c所示，以喷墨印刷(Jet Printer)、网本文档来自技高网...

【技术保护点】
一种芯片堆栈装置，包括芯片，该芯片具有第一表面、第二表面、堆栈于该第一表面上并具有数个接垫形成于其上的电路组件、及堆栈于该电路组件上但显露该接垫的保护层；其特征在于：还包括至少一介电层、及重配置线路层，该介电层包含堆栈于该保护层上的第一、二介电层，且该第一、二介电层上具有与该接垫连通的重配置孔；具纳米微粒的导电银胶材料涂布于该重配置孔之中形成该重配置线路层。

【技术特征摘要】

【专利技术属性】
技术研发人员：卢旋瑜，朱贵武，梁裕民，
申请(专利权)人：茂邦电子有限公司，
类型：实用新型
国别省市：71[中国|台湾]