芯片封装结构制程制造技术

本发明专利技术揭示一种可靠度获得提升的芯片封装结构制程。首先，提供一具有多个第一焊垫的第一基板及一具有多个第二焊垫的第二基板，并在第一基板的这些第一焊垫上形成多个凸块。在第一基板或在第二基板上形成一第一二阶粘着层并将其Ｂ阶化以形成一第一Ｂ阶粘着层。在第一Ｂ阶粘着层上形成一第二二阶粘着层并将其Ｂ阶化以形成一第二Ｂ阶粘着层。接着，透过第一Ｂ阶粘着层与第二Ｂ阶粘着层结合第一基板与第二基板，以使得各第一焊垫分别透过其中一凸块与对应的第二焊垫电性连接。

【技术实现步骤摘要】

本专利技术是有关于一种芯片封装结构制程，且特别是有关于一种利用至少二B阶粘着层以结合基材的芯片封装结构制程。技术背景随着集成电路的输入/输出接点的增多，芯片封装技术变得越来越多样化。 这归因于覆晶(Flip Chip)互连技术极小化芯片封装尺寸并减少信号传输路径 等的事实。应用覆晶互连技术的最常用的芯片封装结构包括诸如覆晶球栅格阵 列(Flip Chip Ball Grid Array)及覆晶针脚栅格阵列(Flip Chip Pin Grid Array)等芯片封装结构。覆晶互连技术采用这样一种方法，即通过在芯片的有源表面上设置多个焊 垫，并在这些焊垫上分别形成多个凸块，来界定区域阵列。接着，将芯片翻覆， 以分别连接芯片的焊接凸块与设置在诸如电路基板的承载器上的多个接触垫。 因此，芯片通过凸块电性连接并机械连接至承载器。另外，芯片可通过承载器 的内部电路电性连接至外部电子装置。通常，凸块具有若干种类型，例如焊料 凸块、金凸块、铜凸块、导电高分子凸块、高分子凸块等。图1为具有高分子凸块的芯片封装结构的剖面示意图。请参考图1，芯片 封装结构IOO包括第一基板110、多个高分子凸块120、芯片130与焊料140。 第一基板IIO具有表面110a，在表面110a上设置有多个接触垫112。芯片130 具有有源表面I30a，在有源表面130a上设置有多个焊垫132。由具有导电特性 的高分子材料制成的高分子凸块120分别设置在接触垫112与焊垫132之间， 以电性连接基板110与芯片130。由于高分子凸块120并不附着于接触垫112， 因此需要焊料140来将高分子凸块120固定在基板110上。悍料140的表面A 附着于接触垫112，且其表面B附着于高分子凸块120。因此，当芯片封装结 构受到外力或热应力(未图示)的作用时，焊料140会由接触垫112上脱离，且高分子凸块120将不再电性连接至接触垫112。显然地，芯片封装结构100 的可靠度较低。
技术实现思路
本专利技术提供一种可靠度获得提升的芯片封装结构制程。 本专利技术提出一种芯片封装结构制程。首先，提供一具有多个第一焊垫的第 一基板及一具有多个第二焊垫的第二基板，并在第一基板的这些第一焊垫上形 成多个凸块。在第一基板上或第二基板上形成一第一二阶粘着层并将其B阶化 以形成一第一 B阶粘着层。在第一 B阶粘着层上形成一第二二阶粘着层并将其 B阶化以形成一第二 B阶粘着层。接着，透过第一 B阶粘着层与第二 B阶粘着 层结合第一基板与第二基板，以使得各第一焊垫分别透过其中一凸块与对应的 第二焊垫电性连接。B阶化第一二阶粘着层与第二二阶粘着层的方法包括加热 (热固化)或紫外线固化。在本专利技术的一实施例中，上述的第一基板与第二基板皆为芯片。 在本专利技术的一实施例中，上述的第一基板为一承载器且第二基板为一芯片。在本专利技术的一实施例中，上述的第一基板为一芯片且第二基板为一承载器。在本专利技术的一实施例中，上述的凸块为由打线制程形成的结线凸块或由电 镀制程形成的电镀凸块。这些凸块为金凸块、铜凸块或焊锡凸块。在本专利技术的一实施例中，形成第一B阶粘着层的方法包括在这些第一焊垫 上或这些第二焊垫上形成多个第一二阶粘着块，以及B阶化这些第一二阶粘着 块以形成多个第一 B阶粘着块。在本专利技术的一实施例中，形成第二 B阶粘着层的方法包括在这些第一 B阶 粘着块上形成多个第二二阶粘着块，以及B阶化这些第二二阶粘着块以形成多 个第二B阶粘着块。在本专利技术的一实施例中，上述的第一B阶粘着层完全地覆盖第一基板且第 二 B阶粘着层包括多个第二 B阶粘着块。此外，第一 B阶粘着层的玻璃转换 温度(Tg)例如是高于、等于或低于第二B阶粘着层的玻璃转换温度。5在本专利技术的芯片封装结构制程中，第一 B阶粘着层与第二 B阶粘着层皆形成于第一基板或第二基板之上，以使得设置于第一基板与第二基板之间的凸块能够被包覆。当一外力或热应力作用于芯片封装结构时，第一B阶粘着层与第 二B阶粘着层可分别提供支撑及保护，并防止凸块损坏，以使得芯片封装结构 的可靠度获得进一步的提高。附图说明为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明，其中图1为具有高分子凸块的芯片封装结构的剖面示意图。图2A及图2B为本专利技术的一实施例的芯片封装结构的剖面示意图。图3A至图3D为本专利技术的另一实施例的芯片封装结构的剖面示意图。图4为本专利技术的一实施例的堆叠型芯片封装结构的剖面示意图。图5至图7为本专利技术的多个实施例的堆叠型芯片封装结构的剖面示意图。图8A至图8F为一种芯片封装结构制程的剖面示意图。图9A至图9C为本专利技术的多个实施例的芯片封装结构的剖面示意图。图IO为本专利技术的另一实施例的堆叠型芯片封装结构的剖面示意图。图IIA至图IIC为图10的堆叠型芯片封装结构400'制程的剖面示意图。主要元件符号说明 100:芯片封装结构 110:第一基板 110a:表面112:接触垫 120:高分子凸块 130:芯片130a:有源表面 132:焊垫 140:焊料200:芯片封装结构 200':芯片封装结构 200，'芯片封装结构 200，"芯片封装结构 210:第一基板 210，第一芯片 212:第一焊垫 214:线焊垫 220:第二基板 220，第二芯片222:第二焊垫230:凸块230a:结线凸块230b:电镀凸块240:粘着材料240a:第一B阶粘着层240a':第一B阶粘着块240b:第二B阶粘着层240b':第二B阶粘着块310:基板312:焊垫320:凸块320a:结线凸块330:粘着材料330a:热固性粘着块340:具有B阶特性的粘着块400:堆叠型芯片封装结构400':堆叠型芯片封装结构 400b:堆叠型芯片封装结构400c:堆叠型芯片封装结构410:承载器420:焊线430:粘着层A:表面B:表面Dl:尺寸 D2:尺寸 SI:表面 S2:表面XI:第一二阶粘着层 X2:第二二阶粘着层具体实施方式图2A及图2B为本专利技术的一实施例的芯片封装结构的剖面示意图。请参考 图2A及图2B，本专利技术的芯片封装结构200包括一第一基板210、 一第二基板 220、多个凸块230a (绘示于图2A)或230b (绘示于图2B)、 一第一 B阶粘 着层240a及一第二 B阶粘着层240b。第一基板210具有多个第一焊垫212。 第二基板220具有多个第二焊垫222且第二基板220设置于第一基板210的上 方。凸块230a、 230b设置于第一基板210与第二基板220之间，其中各第一焊 垫212分别透过其中一凸块230a、 230b与对应的第二焊垫222电性连接。第一 B阶粘着层240a粘着于第一基板210上。第二 B阶粘着层240b粘着于第一 B 阶粘着层240a与第二基板220之间，其中第一 B阶粘着层240a与第二 B阶粘 着层240b包覆凸块230a、 230b。此外，第一 B阶粘着层240a的构成成份可实 质上等同于第二B阶粘着层240b的构成成份。如图2A及图2B所示，第一 B 阶粘着层240a粘着于第一基板210的表面Sl上且第二 B阶粘着层240b粘着 于第二基板220的表面S2上。值得注意的是，本专利技术利用第一 B阶粘着层本文档来自技高网...

【技术保护点】
一种芯片封装结构制程，包括：　提供一具有多个第一焊垫的第一基板；　提供一具有多个第二焊垫的第二基板；　于该第一基板具有的该第一焊垫上形成多个凸块；　于该第一基板上或该第二基板上形成一第一二阶粘着层；　Ｂ阶化该第 一二阶粘着层以形成一第一Ｂ阶粘着层；　于该第一Ｂ阶粘着层上形成一第二二阶粘着层；　Ｂ阶化该第二二阶粘着层以形成一第二Ｂ阶粘着层；以及　透过该第一Ｂ阶粘着层与该第二Ｂ阶粘着层结合该第一基板与该第二基板，以使得各该些第一焊垫分 别透过其中一凸块与对应的第二焊垫电性连接。

【技术特征摘要】
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【专利技术属性】
技术研发人员：沈更新，王伟，
申请(专利权)人：南茂科技股份有限公司，百慕达南茂科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]