半导体元件及其制造方法。涉及一种包括接触着落垫的半导体元件以及一种制造该半导体元件的方法。具有侧壁的槽在半导体材料中形成，而电介质材料在槽的侧壁上形成。导电材料在侧壁上形成并填充槽。多层电介质结构在槽内的导电材料之上形成，其中多层电介质材料包括一类夹在不同类电介质材料之间的电介质材料，以使得中间层电介质材料的刻蚀率不同于外层电介质材料的刻蚀率。去除中间层电介质材料的部分，并以导电材料替换，该导电材料结合槽中的导电材料的部分，形成接触着落垫。
【技术实现步骤摘要】
本专利技术一般涉及半导体元件，且更具体地涉及具有槽(trench)的半导体元件。
技术介绍
金属氧化物半导体场效应晶体管(“M0SFET”)是一种常见的功率开关器件。 MOSFET器件包括源区、漏区、在源区和漏区之间延伸的沟道区，以及邻近沟道区设置的栅结 构。栅结构包括邻近沟道区设置并靠薄的电介质层与沟道区分隔开的导电栅电极层。当向 栅结构施加足够强度的电压以将MOSFET器件置于开态时，在源区和漏区之间形成导电沟 道区，从而允许电流流过该器件。当向栅施加的电压不足以引起沟道形成时，不流通电流， 并且MOSFET器件处于关态。本领域技术人员应认识到，MOSFET可以是P沟道场效应晶体 管、N沟道场效应晶体管、耗尽型器件等。为了通过制成较小几何形状的半导体器件来降低成本，以及为了提高性能，半 导体元件制造商已研发了在槽中制造场效应晶体管的栅结构、隔离区及进入硅中的深接 触(de印contact)的技术。槽制成为光刻设备的最小容许几何形状(minimum capable geometry)，以最小化空间，并最小化填充和回蚀(etchback)槽开口所需的材料的量。因为 槽处于其最小特征尺寸，所以难以对其制作接触。通常，使用掩模步骤来制作接触，该掩模 步骤将槽-填充材料留作接触开口槽阻止垫(contact opening trench stop pad)。这种 方式的缺点包括增加了半导体元件的成本、增加了制成半导体元件的芯片(chip)或裸片 (die)的尺寸，并且对于较宽的槽几何形状，因为增加了留下的材料的量而导致半导体芯片 的表面形态(topography)增加。因此，拥有一种具有接触着落垫(contact landing pad)的半导体元件以及一种 用于制造适合于小几何形状的半导体器件的接触着落垫的方法是有利的。对于半导体元 件，更为有利的是可符合成本效益地制造。附图说明结合附图，阅读下面详细的说明，将更好地理解本专利技术，附图中同样的参考符号指 示同样的构件，其中图1是根据本专利技术的实施方式的半导体元件在早期的制造阶段的剖视图；图2是图1的半导体元件在较后的制造阶段的剖视图；图3是图2的半导体元件在较后的制造阶段的剖视图；图4是图3的半导体元件在较后的制造阶段的剖视图；图5是图4的半导体元件在较后的制造阶段的剖视图；图6是图5的半导体元件在较后的制造阶段的剖视图；图7是图6的半导体元件在较后的制造阶段的剖视图；图8是图7的半导体元件在较后的制造阶段的剖视图；图9是图8的半导体元件在较后的制造阶段的剖视图10是图9的半导体元件在较后的制造阶段的剖视图；图11是图10的半导体元件在较后的制造阶段的剖视图；图12是图11的半导体元件在较后的制造阶段的剖视图；图13是根据本专利技术的另一个实施方式的半导体元件在制造期间的剖视图；图14是图13的半导体元件在较后的制造阶段的剖视图；图15是图14的半导体元件在较后的制造阶段的剖视图；以及图16是图15的半导体元件在较后的制造阶段的剖视图。具体实施例方式一般地，本专利技术提供了一种半导体元件，该半导体元件包括用于形成电互连的着 落垫。根据一实施方式，通过提供优选包括外延层的半导体材料来制造半导体元件，而外延 层具有在衬底上形成的体区(body region)。一个或更多的槽形成在半导体材料中。至少 一个着落垫形成在半导体材料的邻近一个或更多的槽的部分之上，以及形成在一个或更多 的槽之上。根据一个实施方式，多晶硅填充槽，其中，多晶硅的一部分充当着落垫，而多晶硅 的一部分处于槽内。因此，着落垫的材料以及槽填充材料可形成单一结构。根据另一个实施方式，半导体元件包括具有主表面和该主表面上的电介质材料层 的半导体材料。槽延伸到半导体材料中，而导电材料处于槽中。着落垫处在电介质材料层 的一部分和槽中的导电材料之上。图1是根据本专利技术的实施方式的半导体元件10的一部分在制造期间的剖视图。图 1中所示为具有相对的表面14和16的半导体材料12。表面14也称为正面或顶面，且表面 16也称为底面或背面。根据一实施方式，半导体材料12包括在半导体衬底18上设置的外 延层20。优选地，衬底18是用N型掺杂剂或杂质材料重掺杂的硅，而外延层20是用N型掺 杂剂轻掺杂的硅。衬底层18的电阻率可小于约0. 01欧姆-厘米(Ω -cm)，而外延层20的 电阻率可大于约0. 1 Ω -cm。衬底层18为流经功率晶体管的电流提供低电阻导电通道，并对 在半导体材料12的底面16上形成的底部漏极导体(drain conductor)、顶部漏极导体或这 两个导体提供低电阻电连接。P型导电性的掺杂剂区21和22可由衬底18和外延层20的部分形成，而N型导 电性的掺杂剂区24可形成于掺杂剂区21和外延层20中。掺杂剂区21提供在半导体材料 12中制造的晶体管之间的隔离，而掺杂剂区22充当衬底接触的部分，如以下所讨论的。用 N型掺杂剂掺杂的区域或层称为具有N型导电性或N导电性类型的区域或掺杂剂区，而用P 型掺杂剂掺杂的区域或层称为具有P型导电性或P导电性类型的区域或掺杂剂区。N型掺 杂剂也称为N型杂质材料，且P型掺杂剂也称为P型杂质材料。N型杂质材料的例子包括磷 和砷，而P型杂质材料的例子包括硼和铟。电介质材料层26在外延层20上形成或由外延层20形成。根据一实施方式，电介 质层26的材料是厚度在约200埃(A )到约1，000人之间变化的氧化物。用于形成氧化物 层26的技术是本领域技术人员已知的。氧化物层26也称为垫氧化物或垫氧化物层。光刻 胶层被图案化在氧化物层26之上，以形成具有掩模构件30和暴露氧化物层32的一部分的 开口 32的掩模结构28。掩模结构34也称为注入掩模(implant mask)或注入保护掩模。 P型导电性掺杂剂层34在外延层20中形成。掺杂剂层34可通过将杂质材料比如，例如硼注入到外延层20中来形成。硼可以按约IX IO13离子每平方厘米(离子/em2)到约IX IO14 离子/cm2之间变化的剂量且在约100千电子伏特(keV)到约400keV之间变化的注入能量 注入。形成掺杂剂层34的技术不限于注入技术。掩模结构28被除去。现参考图2，厚度在约1,000 A到约3,000 A之间变化的电介质材料层36形成 在氧化物层26之上，且厚度在约10,000 A到约15，000A之间变化的电介质材料层38形 成在电介质层36之上。作为举例，电介质层36为氮化硅，而电介质层38为由四乙基原硅 酸盐(tetraethylorthosilicate，TE0S)的分解形成的氧化物。由TEOS的分解形成的氧 化物层称为TEOS层，而氮化硅层可称为氮化物层。应注意，选择电介质层26、36和38的材 料，以使得电介质层36的刻蚀率与电介质层26和38不同。光刻胶层图案化在TEOS层38 之上，以形成具有掩模构件42和暴露TEOS层38的部分的开口 44的掩模结构40。掩模结 构40也称为蚀刻掩模(etch mask)。现参考图3，使用例如反应离子刻蚀来各向异性地刻蚀TEOS层38的由开口 44暴 露的部分，以暴露电介质层36的部分。去除掩模结构40。TEOS层38的剩余的部分充当具 有开口 47的硬本文档来自技高网...
【技术保护点】
一种用于制造半导体元件的方法，包括以下步骤：提供具有主表面的半导体材料；在所述半导体材料中形成至少一个槽，所述至少一个槽具有底和侧壁；以及在所述至少一个槽之上以及横向地邻近述至少一个槽形成至少一个自对准着落垫。
【技术特征摘要】
US 2009-1-26 12/359,445一种用于制造半导体元件的方法，包括以下步骤提供具有主表面的半导体材料；在所述半导体材料中形成至少一个槽，所述至少一个槽具有底和侧壁；以及在所述至少一个槽之上以及横向地邻近述至少一个槽形成至少一个自对准着落垫。2.如权利要求1所述的方法，其中，形成至少一个自对准着落垫的步骤包括 在所述主表面之上形成第一层电介质材料；在所述第一层电介质材料之上形成第二层电介质材料； 在所述第二层电介质材料之上形成第三层电介质材料；且其中 在所述半导体材料中形成至少一个槽的步骤包括形成通过所述第一层电介质材料、 所述第二层电介质材料和所述第三层电介质材料的开口 ；且还包括去除所述第二层电介质材料的一部分，所述第二层电介质材料的该一部分由延伸通 过所述第一层电介质材料、所述第二层电介质材料和所述第三层电介质材料的所述开口暴 露，以形成横向地延伸进入所述第二层电介质材料的腔。3.如权利要求2所述的方法，其中，所述第一层电介质材料、所述第二层电介质材料和 所述第三层电介质材料分别是氧化物、氮化物和氧化物。4.如权利要求2所述的方法，其中，去除所述第二层电介质材料的一部分的步骤包括 用湿法刻蚀剂来去除所述第二层电介质材料的所述一部分；且还包括在所述至少...
【专利技术属性】
技术研发人员：GM格里瓦纳，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：US
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