堆叠集成电路半导体晶粒的形成方法技术

本发明专利技术是有关于一种堆叠集成电路半导体晶粒的形成方法，是在集成电路晶粒或晶圆上形成穿硅介层窗（ｔｈｒｏｕｇｈ－ｓｉｌｉｃｏｎ？ｖｉａｓ；ＴＳＶｓ），其中穿硅介层窗形成在金属化制程前的整合制程中。可制造具有增加的高宽比的穿硅介层窗，而更深入地延伸在晶圆基板中。此方法大致上可降低在晶圆背面研磨制程中过度薄化晶圆基板的风险，其中此晶圆背面研磨制程一般是用来露出及产生穿硅介层窗的电性连接。藉由提供更深的穿硅介层窗与接合垫，个别晶圆与晶粒可直接结合在穿硅介层窗与另一个晶圆上的接合垫之间。

【技术实现步骤摘要】

本专利技术涉及一种集成电路的制造方法，特别是涉及一种具有一个或多个穿硅介层 窗(through-silicon vias ;TSVs)的。
技术介绍
—般来说，集成电路的操作速度会受到晶片上分离最远且可彼此通讯的元件之间 的距离的影响。三维结构的布局电路已经被证实可以有效地降低晶片上元件间的通讯路径 长度，其所提供的层间垂直距离远小于各层晶片宽度。因此，藉由垂直的堆叠电路层，通常 可增加整体晶片的速度。现在已经运用一种通过晶圆键合的方式来进行这样的堆叠。 晶圆键合就是将两个或多个上面已经形成集成电路的半导体晶圆结合在一起。晶 圆通常是藉由外氧化层的直接结合、或者藉由加入粘着剂至层间介电层(ILD)的方式来加 以结合。结合的结果产生了一个三维的晶圆堆叠，此晶圆堆叠后续将被切割成独立的堆叠 晶粒，其中每一个堆叠晶粒都具有多层集成电路。除了三维结构电路系统通常具有的增加 速度的优点之外，晶圆堆叠还具有其它潜在利益，包含改善形成因素、低成本以及通过系统 晶片(system-on-chip ;S0C)解决方案所获得的较大的积集度。为了使得各种元件可整合 到每个堆叠晶粒内，提供电性连接，以提本文档来自技高网...

【技术保护点】
一种堆叠集成电路半导体晶粒的形成方法，其特征在于其包括以下步骤：形成一个或多个凹槽于一第一半导体晶圆中；以一导体材料填满该或该些凹槽，以形成一个或多个穿硅介层窗于该第一半导体晶圆中；形成一个或多个接合接触于该第一半导体晶圆的一正面上；贴附该第一半导体晶圆的该正面至一载体，并暴露出该第一半导体晶圆的一背面；薄化该第一半导体晶圆的该背面直到该或该些穿硅介层窗暴露出且稍微突出于该第一半导体晶圆的该背面；以及对齐及接合该或该些穿硅介层窗与一第二半导体晶粒或晶圆上的一个或多个接合表面上的一个或多个接合接触。

【技术特征摘要】
US 2008-12-5 12/329,341一种堆叠集成电路半导体晶粒的形成方法，其特征在于其包括以下步骤形成一个或多个凹槽于一第一半导体晶圆中；以一导体材料填满该或该些凹槽，以形成一个或多个穿硅介层窗于该第一半导体晶圆中；形成一个或多个接合接触于该第一半导体晶圆的一正面上；贴附该第一半导体晶圆的该正面至一载体，并暴露出该第一半导体晶圆的一背面；薄化该第一半导体晶圆的该背面直到该或该些穿硅介层窗暴露出且稍微突出于该第一半导体晶圆的该背面；以及对齐及接合该或该些穿硅介层窗与一第二半导体晶粒或晶圆上的一个或多个接合表面上的一个或多个接合接触。2. 根据权利要求1所述的堆叠集成电路半导体晶粒的形成方法，其特征在于其中该或 该些凹槽具有一直径范围介于5微米至50微米、以及一高宽比范围介于12 : l至3 : 1。3. 根据权利要求1所述的堆叠集成电路半导体晶粒的形成方法，其特征在于更包含 形成一个或多个半导体元件于该第一半导体晶圆中； 形成一层间介电层于该第一半导体晶圆上；形成一个或多个接触垫于该层间介电层上，并电性接触该或该些穿硅介层窗； 形成多个互连金属线路于该层间介电层上的一金属间介电层中，该些互连金属线路电性连接至该或该些半导体元件以及该层间介电层中的该或该些接触垫；以及形成具有该或该些接合接触的一上介电层，该或该些接合接触电性耦接至该些互连金属线路的一个或多个。4. 根据权利要求1所述的堆叠集成电路半导体晶粒的形成方法，其特征在于在其中所 述的薄化该第一半导体晶圆的该背面直到该或该些穿硅介层窗暴露出且稍微突出于该第 一半导体晶圆的该背面步骤之后，该第一半导体晶圆具有一厚度范围介于25微米至250微 米。5. 根据权利要求1所述的堆叠集成电路半导体晶粒的形成方法，其特征在于更包含 在薄化步骤后，形成一金属化绝缘层于该第一半导体晶圆的该背面上；以及 形成一个或多个第二接合垫于该金属化绝缘层中，其中该或...

【专利技术属性】
技术研发人员：陈明发，陈承先，邱文智，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]