SANOS存储单元结构制造技术

本发明专利技术提供具有硅－氧化铝－氮化物－氧化物－半导体（ＳＡＮＯＳ）存储单元结构的半导体器件。所述器件包括具有表面、在该表面中的源极区和漏极区的硅衬底。该漏极区和源极区彼此分离。该器件还包括在所述表面上和源极区与漏极区之间的限制的介电结构。该限制的介电结构顺序地包括氧化硅层、氮化硅层、和氧化铝层。另外，该器件包括覆盖在所述氧化铝层上的栅极区。在一个具体的实施方案中，该栅极区由图案化非晶硅层制成。在另一个具体的实施方案中，该栅极区包括多晶硅层。在一个替代的实施方案中，提供制造相同存储单元结构并可以重复以三维性地集成该结构或嵌入用于片上系统应用的方法。

【技术实现步骤摘要】

本专利技术涉及集成电路以及制造半导体器件的方法。更特别地，本发 明提供具有非易失性的快闪存储单元的半导体器件和制造该器件的方 法。仅仅作为举例，本专利技术已经应用于硅-氧化铝-氮化物-氧化物-硅 (SANOS)存储单元结构和用于制造该存储单元结构的方法。但是应i人 识到本专利技术具有宽得多的应用范围。例如，本专利技术可以应用于各种器件， 比如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件、 嵌入式片上系统应用、三维存储阵列等。
技术介绍
集成电路或"IC"已经从在单硅芯片上制造的少量互连器件发展到 几百万个器件。现在的IC具有远超过原来设想的性能和复杂性。为了 实现复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)的 改进，亦称为器件"几何尺寸"的最小器件特征尺寸随着每代IC变得 越来越小。现在制造的半导体器件具有横断面小于1/4微米的特征。增加电路密度不仅改善IC的复杂性和性能，而且为消费者提供较 低成本的部件。IC制造设备可花费数亿，或甚至数十亿美元。各个制 造设备将具有一定晶片生产能力，并且各个晶片上将具有若干IC。因 此，通过使得IC的单个器件更小，可以在各个晶片上制造更多器件， 因此增加制造设备的产量。使器件更小非常具有挑战性，这是因为IC 制造中使用的每个工艺具有限制。即，给定工艺通常仅能加工小至一定 的特征尺寸，然后需要改变工艺或器件布局。举例来说，对于非易失性快闪存储器件，已经提出将氧化物-氮化物 -氧化物(ONO )电介质作为电荷捕获存储层用于将来高密度存储应用。 使用绝缘的氮化物薄膜存储电荷比常规导体浮置栅极更加可靠，特别是 氧化物层中具有缺陷的时候。然而，缩小存储单元尺寸时，由于数据保 持特性阻碍了i^艮。具体地，希望降低总的氧化物厚度使得较低的电压可产生相同的编程电场。同时，希望在单元尺寸变小时，俘获电荷的保持时间即使不是更长，也应保持不变。 一个可行解决方案是由具有大势垒高度的高介电常数(高-k)材料代替阻挡氧化物层。因此，等效总氧化 物厚度可以降低，同时没有因为更薄的物理厚度而牺牲捕获性能。由上可知，需要改进的半导体器件加工技术，包括在存储单元中使 用高-k电介质。
技术实现思路
本专利技术涉及集成电路以及制造半导体器件的方法。更特别地，本发 明提供具有非易失性的快闪存储单元的半导体器件和制造该器件的方 法。仅仅作为举例，本专利技术已经应用于硅-氧化铝-氮化物-氧化物-硅 (SANOS)存储单元结构和用于制造该存储单元结构的方法。但是应认 识到本专利技术具有宽得多的应用范围。例如，本专利技术可以应用于各种器件， 比如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件、 嵌入式片上系统应用、三维存储阵列等。在一个具体实施方案中，本专利技术提供制造硅-氧化铝-氮化物-氧化物 -硅(SANOS)存储单元结构的方法。该方法包括提供具有表面区域的 硅衬底。该方法还包括形成包括在表面区域上顺序生长的氧化硅层、氮 化硅层、氧化铝层、和栅极层的多层。另外，该方法包括图案化和蚀刻 该多层以形成限制的结构，该限制的结构之外的表面区域被暴露；该限 制的结构包括能形成栅电极的栅极层。此外，该方法包括在表面区域中 形成源极区和漏极区。源极区和漏极区彼此分离地位于该限制的结构的 相对侧。在另一个具体的实施方案中，本专利技术提供具有SANOS存储单元结 构的半导体器件。该器件包括具有表面的硅衬底。另外，该器件包括在 所述表面中的源极区和漏极区。该漏极区和源极区彼此分离。该器件还 包括在表面上并且在源极区与漏极区之间的限制的介电结构。该限制的 介电结构顺序地包括氧化硅层、氮化硅层和氧化铝层。此外，该器件包 括覆盖氧化铝层的栅极区。在又一个具体的实施方案中，使用集束型设备(Cluster Tools)分别沉 积不同的层而不暴露于大气，从而形成多层膜。在限制的介电层叠结构7中氧化硅、氮化硅和氧化铝的组合能够形成等效总氧化物厚度(EOT) 降低的的高可靠电荷存储元件。在一个实施方案中，该制造SANOS存 储单元结构的方法与用于顺序多层沉积的基于集束型设备的标准 CMOS技术相容，并能缩小和三维地堆叠集成(stacking integarion )。 此外，在另一个实施方案中，可以嵌入该SANOS存储单元结构，用于 片上系统的应用。通过本专利技术可以实现相对于常规方法的许多优点。根据某些实施方 案，本专利技术结合了以下优势氮化硅层捕获电荷以及利用高-k氧化铝层 作为栅极阻挡氧化物的高可靠性，小的几何单元尺寸和简单的层结构， 以及构造和掺杂剂活化的低热预算在该存储单元耐受的温度范围之内。 另外，该本专利技术提供与常规CMOS工艺技术相容的方法，其基本上不 改变常规设备和工艺。在某些实施方案中，该方法提供一种基于集束型 设备利用低压原子层沉积(ALD)形成沉积的多层薄膜的工艺。基于该实 施方案，可以实现一个或多个这些优点。在本专利技术的整个说明书中会更 详细地记载这些及其他优点，特别是下文中。参考详细说明和之后的附图可以更完全地理解本专利技术的各种其他 目的、特征和优点。附图说明图l是根据本专利技术的一个实施方案的SANOS存储单元的简化侧视图2是显示根据本专利技术一个实施方案的SANOS存储单元结构的制 造方法的简图。图3A是显示根据本专利技术一个实施方案，提供用于制造SANOS存 储单元结构的珪衬底的方法的简图3B到3D是显示根据本专利技术一个实施方案，在用于制造SANOS 存储单元结构的硅衬底上形成多层介电膜的方法的简图3E是显示根据本专利技术一个实施方案，形成用于制造SANOS存储 单元结构的栅极层的方法的简图；图3F是显示根据本专利技术一个实施方案，图案化和蚀刻多层介电膜 以形成用于制造SANOS存储单元结构的包括栅电极的限制的结构方 法；图3G是显示根据本专利技术一个实施方案，形成用于制造SANOS存 储单元结构的源极区和漏极区的方法的简图3H是显示根据本专利技术一个实施方案，加入用于制造SANOS存 储单元结构的介电隔离物的方法的简图。具体实施方案本专利技术涉及集成电路以及制造半导体器件的方法。更具体地，本发 明提供具有非易失性快闪存储单元的半导体器件和制造该器件的方法。 仅仅作为举例，本专利技术已经应用于硅-氧化铝-氮化物-氧化物-硅(SANOS)存储单元结构和用于制造该存储单元结构的方法。但是应认 识到本专利技术具有宽得多的应用范围。例如，本专利技术可以应用于各种器件 比如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件、 嵌入式片上系统应用、三维存储阵列等。图l是具有能够三维嵌入或堆叠的SANOS存储单元结构的半导体 器件100。这些图仅仅是举例，其不应该不适当地限制权利要求的范围。 本领域技术人员可知道许多变化，替代方案，和改变。器件100包括以 下元件1.珪衬底10;2. 氧化珪层20;3. 氮化硅层30;4. 氧化铝层40;5. 栅极层50;6. 源极区61;7. 漏极区65;和8.隔离区70。尽管已经利用器件100的所选元件组进行了上述描述，但是可有许 多的替代方案、改变、和变化。例如， 一些元件可以扩大和/或组合。 其他元件可以插入上述的那些中。基于该实施方案，元件的布置可以互 换、替换。从本专利技术说明书的整体获悉这些元件的更多细节，尤其是在 下文中。在本文档来自技高网...

【技术保护点】
一种制造硅－氧化铝－氮化物－氧化物－硅（ＳＡＮＯＳ）存储单元结构的方法，该方法包括：　提供硅衬底，所述硅衬底具有表面区域；　在所述表面区域上形成顺序包括氧化硅层、氮化硅层和氧化铝层的多层介电膜；　形成覆盖所述氧化铝层的栅极 层；　图案化和蚀刻所述多层介电膜和所述栅极层以形成限制的结构，在所述限制的结构之外的表面区域是暴露的；所述限制的结构包括在所述多层介电膜上的栅电极；和　在所述表面区域中形成源极区和漏极区，所述源极区和漏极区彼此分离地位于所述限制 的结构的相对侧。

【技术特征摘要】

【专利技术属性】
技术研发人员：三重野文健，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]