半导体器件互连结构的盖层及其制作方法技术

一种半导体器件互连结构的盖层的制作方法，包括：提供具有层间介质的半导体器件互连结构基体；在层间介质上形成底部盖层；在底部盖层中形成第一夹心层；在底部盖层和第一夹心层上形成顶盖层。相应的，本发明专利技术还提供了一种半导体器件互连结构的盖层。本发明专利技术采用复合介质层作为半导体器件互连结构的盖层，提高了整个互连结构的机械强度，使芯片在使用过程中不容易发生断裂。盖层中热导率较高的金属材料在进一步提高整个互连结构的机械强度的同时，还能够容易地将芯片在工作过程中所产生的热量及时地散发出去，使得芯片不至于因为温度过高而烧毁，确保整个芯片的工作效率和稳定性。

Cover layer of semiconductor device interconnection structure and manufacturing method thereof

Including the method, make the cover layer of the interconnect structure of a semiconductor device providing interconnection structure of semiconductor device having dielectric substrate; forming the bottom cover layer on the inter layer dielectric layer is formed on the bottom cover; the first sandwich layer; at the bottom cover form a top layer and a first layer sandwich layer. Accordingly, the invention also provides a cover layer of a semiconductor device interconnect structure. The invention adopts a composite dielectric layer as a semiconductor device to interconnect the cover layer of the structure, thereby improving the mechanical strength of the whole interconnection structure, and making the chip not easy to break in the use process. Cover the metal material with high thermal conductivity layer in further improving the mechanical strength of the whole interconnected structure at the same time, also can easily be chip produced in the process of working in heat emitted, the chip not because of high temperature and burning, ensure the whole chip's efficiency and stability.

【技术实现步骤摘要】

本专利技术涉及半导体制造
，具体来说，涉及一种半导体器件互连 结构的盖层及其制作方法。
技术介绍
现今集成电路设计和制造领域所遇到的一个挑战是如何降低信号传输RC 延迟(Resistive CapacMve delay ),对此，现在技术已经采用的一种方法是将 铝互连线替换为铜互连线，降低金属互连线串联电阻；还有一种方法是降低 金属互连线之间的寄生电容，这可以通过在金属互连线之间的介质层中构造 多孔的(Porous)低介电常数(Lowk)材料或者空气隙(AirGap)来实现。另外，在集成电路工作时，由于电路中电流的流动，而金属导线(即金 属互连线)具有一定的阻抗，因此电路中不可避免地会产生一些热量。当集 成电路特征尺寸进入深亚微米级以后，此问题变得尤为突出。由于芯片上器 件密度持续增加，所以对于芯片结构能够有效散热的要求越来越高。现有技术公开了 一种制作自对准纳米柱形空气隙的方法以及由此制作的 结构，尤其是一种在衬底100上制作低k、超低k和极低k多层互连结构的方法， 如图1所示。其中，电介质102将互连线路结构104在横向上隔离开，所述电介 质102中具有竖直取向的纳米级空隙106,上述结构共同构成半导体器件互连 结构基体。在半导体器件互连结构基体上形成电迁移阻挡层或者扩散阻挡层 108,覆盖所述半导体器件互连结构基体。所述电介质102、互连线路结构104 和电迁移阻挡层或者扩散阻挡层108形成一层完整的金属互连层。上述电介质 102为该金属互连层的层间介质，互连线路结构104为该金属互连层中的金属 导线，电迁移阻挡层或者扩散阻挡层108为该金属互连层的盖层。5在申请号为200510004583.6的中国专利申请中，还可以发现更多与上述技 术方案相关的信息。在现有的制作半导体器件互连结构的方法中， 一般使用单一的电介质层 形成于半导体器件互连结构基体之上，封闭层间介质中的多孔的层间介质， 或者封闭层间介质中的空气隙开口从而在层间介质中形成空气隙，这样虽然 能够降低半导体器件互连结构金属导线之间的寄生电容以降低信号传输RC延 迟，但是同时由于层间介质中所存在的多孔结构或者空气隙，也会降低整个 互连结构的机械强度，使芯片在使用过程中变得容易断裂，互连结构金属导 线之间失去电性连接，电路不能正常工作；而且层间介质中的多孔结构或者 空气隙通常也会降低整个互连结构的热导率，使芯片内电路在工作过程中所 产生的热量不能很快地散发出去，可能会造成芯片内部因为温度过高而烧毁， 进而影响到整个芯片的工作效率和稳定性。
技术实现思路
本专利技术解决的问题是提供一种半导体器件互连结构的盖层及其制作方 法，提高了互连结构的机械强度。为解决上述问题，本专利技术提供一种半导体器件互连结构的盖层的制作方 法，包括提供具有层间介质的半导体器件互连结构基体；在层间介质上形 成底部盖层；在底部盖层中形成第一夹心层；在底部盖层和第一夹心层上形 成顶盖层。可选地，所述形成顶盖层包括在底部盖层和第一夹心层上形成中间盖 层；在中间盖层中形成第二夹心层；在中间盖层和第二夹心层上形成顶部盖 层。可选地，所述第一夹心层具有倒阶梯形状。可选地，所述方法还包括在盖层中形成贯穿盖层上下表面的开口。可选地，所述形成夹心层的方法为賊射法。 可选地，所述夹心层具有平面图案。可选地，所述平面图案包括平行直线、相交直线或者各种规则和不规则 的几何图形。可选地，所述平面图案在水平方向上占据整个底部盖层或者占据底部盖 层的一部分。可选地，所述底部盖层和顶部盖层的材料为二氧化硅、氮化硅、氮氧化 石圭或者-友化硅。本专利技术还提供一种半导体器件互连结构的盖层，包括位于具有层间介 质的半导体器件互连结构基体上的底部盖层，所述底部盖层中具有第一夹心层沟槽；位于第一夹心层沟槽中的第一夹心层；位于底部盖层和第一夹心层 上方的顶盖层。可选地，所述顶盖层包括位于底部盖层和第一夹心层上方的中间盖层， 所述中间盖层中具有第二夹心层沟槽；位于第二夹心层沟槽中的第二夹心层； 位于中间盖层和第二夹心层上方的顶部盖层。可选地，所述第一夹心层具有倒阶梯形状。可选地，所述盖层中具有贯穿盖层上下表面的开口。可选地，所述夹心层为金属。可选地，所述夹心层具有平面图案。可选地，所述平面图案包括平行直线、相交直线或者各种规则和不规则 的几何图形。可选地，所述平面图案在水平方向上占据整个底部盖层或者占据底部盖 层的一部分。可选地，所述底部盖层和顶部盖层的材料为二氧化硅、氮化硅、氮氧化 硅或者碳化硅。与现有技术相比，本专利技术具有以下优点在制作半导体器件互连结构的过程中使用复合介质层作为盖层来保护每一层金属互连层的层间介质，使整 个互连结构具有较高的机械强度，保证芯片在使用过程中不容易断裂。复合 介质层使得整个互连结构既能够使用多孔的低介电常数材料作为层间介质， 也能够在层间介质中形成空气隙而不会对互连结构的机械强度造成不利影响，可以降低金属互连线之间的寄生电容，最终降低集成电路信号传输RC延 迟。此外，复合介质层中采用机械强度高的金属材料作为夹心层，可以进一 步地增加整个半导体器件互连结构的机械强度，这样，层间介质中可以事先 形成一些空气隙开口，或者层间介质采用多孔的低介电常数材料，而不会对 整个半导体器件互连结构的机械强度造成不利的影响。另外，复合介质层中采用金属材料，具有较高的热导率，进而容易将芯片在工作过程中所产生的 热量及时地散发出去，使得芯片不至于因为温度过高而烧毁，确保整个芯片 的工作效率和稳定性。附图说明图1是现有技术形成的一种包含自对准纳米柱形空气隙的半导体互连结 构的剖面结构示意图2是本专利技术的一个实施例的形成半导体器件互连结构的盖层的方法流 程示意图3至图IO是本专利技术的一个实施例的形成半导体器件互连结构的盖层的 剖面结构示意图11至图21是本专利技术的一个实施例的形成半导体器件互连结构的剖面结构示意图22至图25是本专利技术的其他实施例的形成的半导体器件互连结构的盖 层的剖面结构示意图。具体实施例方式本专利技术在制作半导体器件互连结构的过程中使用复合介质层作为盖层来 保护每一层金属互连层的层间介质，使整个互连结构具有较高的机械强度， 保证芯片在使用过程中不容易断裂。复合介质层使得整个互连结构既能够使 用多孔的低介电常数材料作为层间介质，也能够在层间介质中形成空气隙而 不会对互连结构的机械强度造成不利影响，可以降低金属互连线之间的寄生 电容，最终降低集成电路信号传输RC延迟。此外，复合介质层中采用机械强度高的金属材料作为夹心层，可以进一 步地增加整个半导体器件互连结构的机械强度，这样，层间介质中可以事先 形成一些空气隙开口，或者层间介质采用多孔的低介电常数材料，而不会对 整个半导体器件互连结构的机械强度造成不利的影响。另外，复合介质层中采用金属材料，具有较高的热导率，进而容易将芯片在工作过程中所产生的 热量及时地散发出去，使得芯片不至于因为温度过高而烧毁，确保整个芯片 的工作效率和稳定性。下面结合具体实施例和附图对本专利技术作进一步说明，但不应以此限制本 专利技术的保护范围。图2是本专利技术的一个实施例的形成半导体器件互连结构的盖层的方法流 程示意图。如图2所示，包括执行步骤S201，提供具有层间介质的半导体 器件互连结构本文档来自技高网...

【技术保护点】
一种半导体器件互连结构的盖层的制作方法，其特征在于，包括：　提供具有层间介质的半导体器件互连结构基体；　在层间介质上形成底部盖层；　在底部盖层中形成第一夹心层；　在底部盖层和第一夹心层上形成顶盖层。

【技术特征摘要】
1.一种半导体器件互连结构的盖层的制作方法，其特征在于，包括提供具有层间介质的半导体器件互连结构基体；在层间介质上形成底部盖层；在底部盖层中形成第一夹心层；在底部盖层和第一夹心层上形成顶盖层。2. 根据权利要求1所述的半导体器件互连结构的盖层的制作方法，其特征 在于，所述形成顶盖层包括 在底部盖层和第一夹心层上形成中间盖层； 在中间盖层中形成第二夹心层；在中间盖层和第二夹心层上形成顶部盖层。3. 根据权利要求1所述的半导体器件互连结构的盖层的制作方法，其特征 在于，所述第一夹心层具有倒阶梯形状。4. 根据权利要求1所述的半导体器件互连结构的盖层的制作方法，其特征 在于，所述方法还包括在盖层中形成贯穿盖层上下表面的开口。5. 根据权利要求1至4中任一项所述的半导体器件互连结构的盖层的制作 方法，其特征在于，所述形成夹心层的方法为溅射法。6. 根据权利要求1至4中任一项所述的半导体器件互连结构的盖层的制作 方法，其特征在于，所述夹心层具有平面图案。7. 根据权利要求6所述的半导体器件互连结构的盖层的制作方法，其特征 在于，所述平面图案包括平行直线、相交直线或者各种规则和不规则的 几何图形。8. 根据权利要求6所述的半导体器件互连结构的盖层的制作方法，其特征 在于，所述平面图案在水平方向上占据整个底部盖层或者占据底部盖层 的一部分。9. 根据权利要求2所述的半导体器件互连结构的盖层的制作方法，其特征 在于，所述底部盖层和顶部盖层的材料为二氧化硅、氮化硅、氮氧化硅 或者碳化...

【专利技术属性】
技术研发人员：郭景宗，肖德元，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：11[中国|北京]