双接触孔蚀刻停止层工艺制造技术

一种双接触孔蚀刻停止层工艺，包括：提供基板，基板上具有第一元件区、第二元件区以及位于第一元件区与第二元件区之间的浅沟槽区；在基板上形成具有第一应力的第一应力诱发薄膜，第一应力诱发薄膜未覆盖第二元件区；以及在基板上形成具有第二应力的第二应力诱发薄膜，第二应力诱发薄膜未覆盖第一元件区，在浅沟槽区之上形成第一应力诱发薄膜与第二应力诱发薄膜间的交叠边界，交叠边界的位置紧靠第二元件区以将第一应力于横向引入第二元件区的沟道区。上述双接触孔蚀刻停止层工艺能够使制造出的晶体管具有更好的性能。

Double contact hole etching stop layer process

A double contact etch stop layer process, including: providing a substrate having shallow trench region between the first element area, second element area and located in the first element area and a second element area of the substrate; the first is the stress induced stress in the first film formed on the substrate, the first stress induced film covering second elements region; and forming with second stress second stress induced thin film on the substrate, second stress induced film covering the first element area formed on the shallow trench region of the first film and the second stress induced stress induced between the thin film of overlapping boundary, area close to second element overlap boundary in the first the stress on the lateral introduced second element area of the channel region. The double contact hole etch stop layer process enables the fabricated transistor to have better performance.

【技术实现步骤摘要】

本专利技术有关于一种半导体元件的制造方法，特别有关于一种用于使N型金 属氧化物半导体(Negative Metal Oxide Semiconductor, NMOS )及P型金属氧化 物半导体(Positive Metal Oxide Semiconductor, PMOS )晶体管的沟道产生应变 的改进型双接触孔蚀刻停止层(dual contact etch stop layer, dual CESL )技术。
技术介绍
几十年来，芯片制造商通过缩减金属氧化物半导体(metal oxide semiconductor, MOS )晶体管的尺寸而使其制造越来越快速。由于半导体工艺已 经进步到超深亚《效米(very deep sub micron era)级别，例如65纳米(65 nm) 或者更小的45纳米，因此，如何增加MOS晶体管的驱动电流成为非常重要的 议题。为了提高元件的性能，产生了晶体应变技术(crystal strain technology )。在 互补金属氧化物半导体(complementary metal-oxide-semiconductor, CMOS )晶体 管制造领域，晶体应变技术作为 一种提高元件性能的手段越来越51起人们的注 意。将应变引入半导体晶体中，能够改变电荷在其中的移动速度。应变能够使 能电荷(例如电子)，使其更容易通过栅极沟道的硅晶格(silicon lattice),进而 使CMOS晶体管的工作状态更好。通常，硅中的应变可以通过多种方式引入例如，透过围绕晶体管的薄膜 与结构产生的应力，其中薄膜形式可以是多应力源(poly stressor)或者接触孔 蚀刻4f止层(contact etch stop layer, CESL)，这种应变^皮称为工艺引入应变 (process-induced strain),或者使用应变硅晶圓，其顶层的硅通常生长于比硅晶 格更大的晶格之上。当今大多数处于领导地位的芯片制造商会在生产中以多种 方式利用工艺引入应力，例如伸张氮化物，以提高NMOS元件的性能。如这《 技术所反映，伸张应力可以提高电子的移动性，而压缩应力则可以提高空穴的 移动性。双接触孔蚀刻停止层工艺逐渐成为将应力引入^i:缩(scaled) CMOS元件的 主要候选方法。根据该方法，在晶体管形成之后，在其上形成伸张氮化物层， 将其遮蔽(masked)并从PMOS区蚀刻掉。然后，再形成压缩氮化物层，将其 遮蔽并从NMOS区蚀刻掉。如人们所知，NMOS晶体管应用下述组合较佳，即 平4亍于沟道方向的伸张应力与垂直于晶圆表面方向的压缩应力的组合。相反， PMOS晶体管则应用平行方向(平行于电流流向)的压缩应力较佳。理论上， 板层平面内(in-plane)方向垂直于电流流向的伸张应力能够使NMOS与PMOS 晶体管的性能得到提高，但这样的功效无法通过现有的局部应变(local-strain) 技术获得。因此，在该领域中需要一种可实施的方法以使制造出的晶体管具有更好的 性能。
技术实现思路
为了提高制造出的晶体管的性能，特提供以下技术方案本专利技术提供一种双接触孔蚀刻停止层工艺，包括提供基板，该基板具有 第一元件区、第二元件区以及位于第一元件区与第二元件区之间的浅沟槽区； 在基板上形成具有第一应力的第一应力诱发薄膜，第一应力诱发薄膜未覆盖第 二元件区；以及在基板上形成具有第二应力的第二应力诱发薄膜，第二应力诱 发薄膜未覆盖第 一元件区，在浅沟槽区之上形成第 一应力诱发薄膜与第二应力 诱发薄膜之间的交叠边界，该交叠边界的位置紧靠第二元件区以将第一应力于 横向引入第二元件区的沟道区。本专利技术另提供一种双接触孔蚀刻停止层工艺，包括提供基板，该基板具 有第一元件区、第二元件区以及位于第一元件区与第二元件区之间的浅沟槽区， 其中栅极结构位于第一元件区、第二元件区以及浅沟槽区，该栅极结构包括大 致位于第 一元件区与第二元件之间中点位置的接触区；在基板上形成具有第一 应力的第一应力诱发薄膜，第一应力诱发薄膜未覆盖第二元件区；以及在基板 上形成具有第二应力的第二应力诱发薄膜，第二应力诱发薄膜未覆盖第一元件 区，在浅沟槽区之上形成第一应力诱发薄膜与第二应力诱发薄膜之间的交叠边 界，该交叠边界的位置紧靠第二元件区且并未^隻盖接触区。以上所述的双接触孔蚀刻停止层工艺，能够通过将不同的应力于不同方向 引入半导体晶体而提高所制造晶体管的性能。附图说明图1是根据本专利技术双接触孔蚀刻停止层工艺的实施例的平面视图。图2-6是根据本专利技术双接触孔蚀刻停止层工艺的实施例分别沿W，、 II-II，以及m-in'方向的横截面视图。图7是根据本专利技术双接触孔蚀刻停止层工艺的另一个实施例的平面视图。具体实施例方式在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术 领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。 本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在 功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的「包括j为一开放式的用语，故应解释成「包括但不限定于」。此外，「耦接」一词在此 包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二 装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手 段间接地电气连接至第二装置。本专利技术是有关于改进型双接触孔蚀刻停止层(dual contact etch stop layer, dualCESL)工艺，该工艺利用伸张接触孔蚀刻停止层与压缩接触孔蚀刻停止层 分别使N型金属氧化物半导体(Negative Metal Oxide Semiconductor, NMOS )及 P型金属氧化物半导体(Positive Metal Oxide Semiconductor, PMOS )晶体管的沟 道产生应变。本专利技术可主要用于提升PMOS的性能。另一方面，本专利技术在无须 增加工艺的复杂度及成本的基础上，为双接触孔蚀刻停止层工艺提供了 一种新 的标准。为了表述清楚，以下方向名词沟道长度方向、平行方向、源极至漏极方 向以及电流流向皆统称为纵向；而以下方向名词沟道宽度方向、平面内垂 直于电流流向的方向、平面内垂直源才及至漏才及方向的方向以及平面内垂直于沟 道长度方向的方向皆统称为横向。本专利技术所揭露的双接触孔蚀刻停止层工艺的实施例将在下面详细描述，请 一并参考图1至7。请参考图1及图2，其中图1是依本专利技术双接触孔蚀刻停止层工艺CMOS元件的实施例布局的一部分的平面一见图。图2是图i分别沿i-r、n-n，以及ni-in，方向的横截面视图。如图1及图2所示，其提供了半导体基板(semiconductorsubstrate) 1。半导体基板1可以是硅(silicon)基板、应变半导体(strained semiconductor)基板、化合物半导体(compound semiconductor)基板、娃晶纟色 缘体(silicon-on-insulator, SOI)基板或其它适合的半导体基板。半导体基板1 包括P阱区(P well region) 10与N阱区(N well region) 12。半导体基板1也 才是本文档来自技高网...

【技术保护点】
一种双接触孔蚀刻停止层工艺，包括：　提供基板，该基板具有第一元件区、第二元件区以及位于该第一元件区与该第二元件区之间的浅沟槽区；　在该基板上形成具有第一应力的第一应力诱发薄膜，该第一应力诱发薄膜未覆盖该第二元件区；以及　在该基板上形成具有第二应力的第二应力诱发薄膜，该第二应力诱发薄膜未覆盖该第一元件区，在该浅沟槽区之上形成该第一应力诱发薄膜与该第二应力诱发薄膜之间的交叠边界，该交叠边界的位置紧靠该第二元件区以将该第一应力于横向引入该第二元件区的沟道区。

【技术特征摘要】
US 2008-2-26 12/037,0891. 一种双接触孔蚀刻停止层工艺，包括提供基板，该基板具有第一元件区、第二元件区以及位于该第一元件区与该第二元件区之间的浅沟槽区；在该基板上形成具有第一应力的第一应力诱发薄膜，该第一应力诱发薄膜未覆盖该第二元件区；以及在该基板上形成具有第二应力的第二应力诱发薄膜，该第二应力诱发薄膜未覆盖该第一元件区，在该浅沟槽区之上形成该第一应力诱发薄膜与该第二应力诱发薄膜之间的交叠边界，该交叠边界的位置紧靠该第二元件区以将该第一应力于横向引入该第二元件区的沟道区。2. 如权利要求1所述的双接触孔蚀刻停止层工艺，其特征在于该浅沟槽 区之下存在阱边界，该交叠边界未与该阱边界对准。3. 如权利要求1所述的双接触孔蚀刻停止层工艺，其特征在于该交叠边 界与该浅沟槽区-该第二元件区边界的间距S小于或等于间距W的1/4,该间距 W为该第一元件区与该第二元件区的间距。4. 如权利要求1所述的双接触孔蚀刻停止层工艺，其特征在于该第一元 件区为NMOS元件区，而该第二元件区为PMOS元件区。5. 如权利要求1所述的双接触孔蚀刻停止层工艺，其特征在于该第一应 力诱发薄膜为伸张接触孔蚀刻停止层。6. 如权利要求5所述的双接触孔蚀刻停止层工艺，其特征在于该第一应 力诱发薄膜由氧化硅、氮化硅、氮氧化硅或其任意组合构成。7. 如权利要求1所述的双接触孔蚀刻停止层工艺，其特征在于该第二应 力诱发薄膜为压缩接触孔蚀刻停止层。8. 如权利要求7所述的双接触孔蚀刻停止层工艺，其特征在于该第二应 力诱发薄膜由氧化硅、氮化硅、氮氧化硅或其任意组合构成。9. 如权利要求1所述的双接触孔蚀刻停止层工艺，其特征在于该第一应 力为伸张应力。10. 如权利要求1所述的双接触孔蚀刻停止层工艺，其特征在于该横向为 沟道宽度...

【专利技术属性】
技术研发人员：李东兴，杨明宗，柯庆忠，张添昌，张裕东，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]