逐位逼近延迟锁相环电路以及调整时钟信号的方法技术

本发明专利技术公开了一种逐位逼近延迟锁相环电路及调整时钟信号的方法，设置延迟线控制信号选择模块，当在逐位逼近延迟锁相环电路将相位锁定后，出现输入时钟信号和输出时钟信号存在相位偏差时，根据比较信号产生延迟调整信号对输入时钟信号进行延时调整，直到检测到输入时钟信号和输出时钟信号的相位关系发生改变后为止。同时，逐位逼近控制器根据生成的重新锁定信号调整控制选择信号，确定与上次相位锁定延迟的偏差位。最后，再由延迟线控制信号选择模块选择将逐位逼近控制器输出的调整后的控制选择信号输出给参考延迟线，按照现有技术进行锁定过程。因此，本发明专利技术提供的电路及方法可以对时钟信号进行多次延迟调整。

Bit by bit approach to delay phase locked loop circuit and method for adjusting clock signal

The invention discloses a method of gradually approaching delay phase-locked loop circuit and adjust the clock signal, a delay signal selection module control line set, when gradually approaching delay phase-locked loop circuit of the phase locking, the input clock signal and the output clock signal phase deviation, according to the comparison signal delay adjustment signal delay the adjustment of the input clock signal until the detected phase relationship between the input clock signal and an output clock signal change so far. At the same time, the bit by step controller adjusts the control selection signal according to the generated reset signal, and determines the offset bit of the phase locking delay. Finally, the delay line control signal selection module is selected to output the adjusted control selection signal output by the bit by bit approach controller to the reference delay line, and the locking process is carried out in accordance with the prior art. Therefore, the circuit and method provided by the invention can delay the adjustment of the clock signal several times.

【技术实现步骤摘要】

本专利技术涉及采用延迟锁相环(DLL, Delay-locked loop)电路调整时钟 信号的技术，特别涉及一种逐位逼近延迟锁相环电路以及调整时钟信号的方 法。
技术介绍
随着互补金属氧化物半导体(CMOS)工艺的迅速发展，采用CMOS 工艺的各种数字电路所釆用的器件尺寸在不断地减小，数字电路的复杂度在 不断地提高，且数据电路所采用的数字系统，如中央处理器(CPU)系统或 数字信号处理(DSP)系统的工作速度也达到了几百兆赫兹，甚至更高。这 样高速的数字系统对时钟信号提出了严格的要求，然而由于制造工艺和环境 变化的不同，提供的时钟信号常常可能无法满足要求。例如，当数字电路采 用时钟信号对所传输的数据采样时，在每个时钟周期内需要选择最佳的数据 采样点，即需要选择每个时钟周期内所传输数据的中间位置附近进行采样， 在实现时设定定时时钟信号，定时在每个时钟周期内所传输数据的中间位置 附近时间点触发对所传输数据进行采样。但是，经过若干个时钟周期传输数 据后，设定的定时时钟信号和所传输的数据有很大可能不再满足所设定定时 时钟和维持定时时钟的约束，造成并不是在每个时钟周期内所传输数据的中 间位置附近时间点触发对所传输数据的采样，从而导致采样错误。这种时钟 信号和数据经过一段时间后由于电压或温度的不稳定性而不再满足设定的 约束条件，会随着数字电路中数字系统处理速度的增加和数据传输速率的加 快而变得更加严重。因此，对时钟信号进行延迟调整，使得经过延迟调整的 时钟信号和数字电路中处理数据之间 一直满足设定的约束条件，从而保证数字电路的正常运行，变得越来越重要。目前，为了克服时钟信号在一段时间后出现的偏差，满足数据电路正常运行的要求，设计了锁相环(PLL, Phase-locked LOOP)电路和延迟锁相环 (DLL, Delay-locked Loop)电路，用于对时钟信号进行延迟调整。与PLL 电路相比，由于DLL电路用压控延迟线(VCDL, Voltage Control Delay Line )取代了 PLL的振荡器，使得随机误差只在每个时钟周期的内部累加，不影 响后续时钟周期；由于DLL的反馈系统的阶数和低通滤波器(LRF,Low Pass Filter)相同，使得其稳定性和稳定速度等问题比PLL电路减轻许多。因此， 和PLL电路相比，DLL电路受到噪声影响小，并且稳定性更高和稳定速度 更快，逐渐成为对时钟信号进行延迟调整的主流电路。图1为现有技术DLL电路的结构示意图，DLL电路包括鉴相器、分 频器、逐位逼近式(SAR)模块以及数字控制延迟线。其中，输入时钟信号 在每个时钟周期内通过数字控制延长线以及前向传输线后变为输出时钟信号输出。在每个时钟周期内，反馈传输线都采集经过数字控制延时线输出的 时钟信号，然后将采集的信号作为反馈时钟信号输出给鉴相器，鉴相器将接 收到的反馈时钟信号和输入时钟信号比较，确定反馈时钟信号和输入时钟信 号存在相位差后，发送控制信号给SAR模块，由SAR模块对通过数字控制 延时线的时钟信号进行逐位逼近延迟调整，直到鉴相器经过检测，确定接收 到的反馈传输线通过数字控制延迟线采集的反馈时钟信号和输入时钟信号 之间不存在相位偏差为止，锁定SAR模块，从而使图l所述的电路不再对 输入时钟信号进行调整。在SAR模块进行逐位逼近延迟调整过程中，输入 时钟信号、反馈失踪信号都是通过放大器输入到鉴相器中的，以便鉴相器精 确检测；反馈传输线采集经过数字控制延时线输出的时钟信号为通过放大器 进行放大的时钟信号、再经过数字控制延迟线输出后进行放大器后采集的； 另外，经过放大的输入时钟信号还通过分频器分频后，通过集成电路(IC) 发送给SAR模块，用于SAR模块根据分频频率对数字控制延迟线传输的输 入时钟信号进行逐位逼近延迟调整。6在具体实现上，SAR模块采用按位索？ 1逐位逼近的方法降低锁定时间，即数字控制延迟线采用多级延迟单元级联而成，每一次按位逐位逼近时采用 各级的延迟单元进行延迟调整，直到输入时钟信号和反馈时钟信号的相位不 存在偏差为止。这样，如果存在多级延迟单元，就可以在很宽频率范围内对 输入时钟信号进行调整。但是由于多级延迟单元的延迟时间长度都相同，所 以在进行延迟调整时，如果在很宽频率范围内对输入时钟信号进行调整，相 应的数字控制延迟线也会占用很大面积，消耗很大的功耗。目前，这种对时钟信号进行延迟调整的方法有一个很大的缺陷由于图 1所述的电路只能锁定一次，当该电路锁定后，图1所示的电路就像开环电 路，无法再对输入时钟信号进行再次延迟调整，即使输入时钟信号和输出时 钟信号再次出现相位偏差也无法进行调整。
技术实现思路
本专利技术提供一种逐位逼近延迟锁相环电路，该电路通过多次锁定对时钟 信号进行多次延迟调整。本专利技术还提供一种调整时钟信号的方法，该方法能够对时钟信号进行多 次延迟调整。根据上述目的，本专利技术的技术方案是这样实现的一种逐位逼近延迟锁相环电路，包括参考延迟线以及鉴相器，该电路还 包括逐位逼近控制器和延迟线控制信号选择模块，其中，鉴相器，用于检测输入时钟信号和输出时钟信号的相位差，输出比较信 号，判断所述电路是否锁定后输出锁定检测信号；逐位逼近控制器，用于根据接收的比较信号、锁定检测信号和产生的完 成信号确定是否要对所述电路进行重新锁定，如果是，生成有效的重新锁定 信号输出；如果否，生成无效的重新锁定信号输出，根据比较信号调整控制 选择信号后，输出；延迟线控制信号选择模块，用于接收有效的重新锁定信号时，根据从鉴相器接收到的比较信号生成延迟调整信号输出；接收无效的重新锁定信号时，将从逐位逼近控制器接收到的控制选择信号作为延迟调整信号输出；参考延迟线，用于根据接收到延迟调整信号进行输入时钟信号的逐位延 迟调整。较佳地，所述逐位逼近控制器，还用于在生成有效的重新锁定信号输出 时，根据有效的重新锁定信号生成确定与上次相位锁定延迟的偏差位的控制 选择信号；根据比较信号调整的所述控制选择信号为确定与上次相位锁定延迟的 偏差位的控制选择信号。较佳地，所述参考延迟线是由多个延迟单元级联构成，每个延时单元的 延迟时间相同或不同。较佳地，所述延迟线控制信号选择模块是由多个和所述参考延迟线中的 延迟单元——对应的选择单元构成，每个选择单元在接收到有效的重新锁定 信号时选通生成的延迟调整信号；在接收到无效的重新锁定信号时，选通接 收的控制选择信号。较佳地，所述电路还包括移位寄存器，设置在所述延迟线控制信号选择 模块中或单独设置，用于接收有效的重新锁定信号后，在持续的时钟周期内， 从低位到高位，依次生成选通各个选择单元的延迟调整信号。较佳地，所述逐位逼近控制器由多个和所述选择单元——对应的逐位逼 近式SAR单元构成，从高位到低位，所述SAR单元相互级联，每个SAR 单元在对所述电路进行重新锁定时，输出有效的重新锁定信号；在对所述电 路不进行重新锁定时，重新锁定信号无效，根据比较信号调整已经生成的控 制选择信号后，输出。较佳地，所述逐位逼近控制器中还包括移位置位寄存器和移位脉冲寄存 器，用于在对所述电路进行重新锁定时，在持续的时钟周期内，从低位到高 位，根据有效的重新锁定信号，分别通过生成置位保持信号和置位脉冲信号 本文档来自技高网...

【技术保护点】
一种逐位逼近延迟锁相环电路，包括参考延迟线以及鉴相器，其特征在于，该电路还包括逐位逼近控制器和延迟线控制信号选择模块，其中，　鉴相器，用于检测输入时钟信号和输出时钟信号的相位差，输出比较信号，判断所述电路是否锁定后输出锁定检测信号；　 　逐位逼近控制器，用于根据接收的比较信号、锁定检测信号和产生的完成信号确定是否要对所述电路进行重新锁定，如果是，生成有效的重新锁定信号输出；如果否，生成无效的重新锁定信号输出，根据比较信号调整控制选择信号后，输出；　延迟线控制信号 选择模块，用于接收有效的重新锁定信号时，根据从鉴相器接收到的比较信号生成延迟调整信号输出；接收无效的重新锁定信号时，将从逐位逼近控制器接收到的控制选择信号作为延迟调整信号输出；　参考延迟线，用于根据接收到延迟调整信号进行输入时钟信号的 逐位延迟调整。

【技术特征摘要】
1、一种逐位逼近延迟锁相环电路，包括参考延迟线以及鉴相器，其特征在于，该电路还包括逐位逼近控制器和延迟线控制信号选择模块，其中，鉴相器，用于检测输入时钟信号和输出时钟信号的相位差，输出比较信号，判断所述电路是否锁定后输出锁定检测信号；逐位逼近控制器，用于根据接收的比较信号、锁定检测信号和产生的完成信号确定是否要对所述电路进行重新锁定，如果是，生成有效的重新锁定信号输出；如果否，生成无效的重新锁定信号输出，根据比较信号调整控制选择信号后，输出；延迟线控制信号选择模块，用于接收有效的重新锁定信号时，根据从鉴相器接收到的比较信号生成延迟调整信号输出；接收无效的重新锁定信号时，将从逐位逼近控制器接收到的控制选择信号作为延迟调整信号输出；参考延迟线，用于根据接收到延迟调整信号进行输入时钟信号的逐位延迟调整。2、 如权利要求l所述的电路，其特征在于，所述逐位逼近控制器，还 用于在生成有效的重新锁定信号输出时，根据有效的重新锁定信号生成确定 与上次相位锁定延迟的偏差位的控制选择信号；根据比较信号调整的所述控制选择信号为确定与上次相位锁定延迟的 偏差位的控制选择信号。3、 如权利要求2所述的电路，其特征在于，所述参考延迟线是由多个 延迟单元级联构成，每个延时单元的延迟时间相同或不同。4、 如权利要求3所述的电路，其特征在于，所述延迟线控制信号选择 模块是由多个和所述参考延迟线中的延迟单元——对应的选择单元构成，每 个选择单元在接收到有效的重新锁定信号时选通生成的延迟调整信号；在接 收到无效的重新锁定信号时，选通接收的控制选择信号。5、 如权利要求4所述的电路，其特征在于，所述电路还包括移位寄存器，设置在所述延迟线控制信号选择模块中或单独设置，用于接收有效的重 新锁定信号后，在持续的时钟周期内，从低位到高位，依次生成选通各个选 择单元的延迟调整信号。6、 如权利要求4所述的电路，其特征在于，所述逐位逼近控制器由多个和所述选择单元--对应的逐位逼近式SAR单元构成，从高位到低位，所述SAR单元相互级联，每个SAR单元在对所述电路进行重新锁定时，输 出有效的重新锁定信号；在对所述电路不进行重新锁定时，重新锁定信号无 效，根据比较信号调整已经生成的控制选择信号后，输出。7、 如权利要求6所述的电路，其特征在于，所述逐位逼近控制器中还 包括移位置位寄存器和移...

【专利技术属性】
技术研发人员：王磊，
申请(专利权)人：北京芯技佳易微电子科技有限公司，
类型：发明
国别省市：11[中国|北京]