半导体器件及其制造方法技术

本发明专利技术公开一种半导体器件及其制造方法，该半导体器件包括形成于半导体基板上的栅极。在栅极的第一侧形成第一接面区域，并且在栅极的第二侧形成第二接面区域。在栅极上形成与第一接面区域电连接的位线。第一金属插塞形成为与第二接面区域电连接。在第一接面区域与位线之间设置位线触点插塞，并且该位线触点插塞将第一接面区域与位线电连接在一起。在第一金属插塞上形成第二金属插塞并且该第二金属插塞与第一金属插塞电连接。利用金属插塞将核心或外围区域中的栅极的接面区域与金属线连接在一起，从而使得形成于核心和外围区域中的位线的图案可以类似于形成于存储晶胞区域中的图案。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，并且更具体地说，本专利技术涉及一种能够使核心区域和外围区域中(尤其是核心区域中)的位线的图案化过程中所造成的缺陷最小化的半导体 器件及其制造方法。
技术介绍
通常，例如DRAM等半导体器件包括存储晶胞(cell，又称为单元)阵列区域(或存储晶胞阵列范围)以及核心和外围区域(或核心和外围范围、或核心区域)。 存储晶胞阵列区域是形成多根字线、多根位线和多个存储晶胞的区域。存储晶胞布置在字线与位线彼此交叉的点上。 核心和外围区域是这样的区域其中形成用于操作和控制存储晶胞的电路。在核 心区域中，形成连接至位线的位线读出放大器(bitline sense amplifier,BLSA)和连接至 字线的子字线驱动器(SWD)。 近来，随着半导体器件的设计规则变小，位于核心和外围区域中以及位于存储晶 胞阵列区域中的位线的线/距宽度也变小。 具体地说，与形成于存储晶胞区域中的位线图案不同，形成于核心区域中的位线 图案在尺寸和形状上是不一致的，因此在将核心区域中的位线图案化的过程中容易产生缺 陷。 图1示出在传统核心区域中形成的图案。 在半导体基板10上形成栅极绝缘层(未示出)。半导体基板10包括场隔离区域 和有源区。在栅极绝缘层上形成栅极12。 将杂质离子注入到栅极12之间的半导体基板10中，以形成源极/漏极区域(未示出)，从而形成晶体管。晶体管可以形成读出放大器。 位线16形成为经由位线触点插塞14与源极/漏极区域电连接。 沿着与位线16垂直的方向形成金属线20，并且该金属线20经由金属线触点插塞18与位线16电连接。 形成于核心区域中的位线16的尺寸或形状随着位线的位置而改变，而存储晶胞 阵列区域中的位线(未示出)不论在何位置上都以相同的尺寸和相同的形状形成。因此， 核心区域中的位线图案形成具有不规则侧边的不规则线图案、或在金属线触点插塞18所 经过的位置形成岛状图案。因此，位线的线宽是不一致的，并且相邻位线之间的距离(间距 宽度)是不一致的。 这是因为如图1所示，当金属线20经由位线16连接至源极/漏极区域时，对应的 位线区域必须形成为岛状类型。 由于核心区域中的位线图案形成为不规则的形式，因此经常在形成位线的过程中 产生图案化缺陷。此外，为了实施40nm以下技术，应该采用SPT(间隔物图案化技术)。然而，SPT难以应用于形成不规则图案的情况。
技术实现思路
本专利技术的各种实施例旨在通过改善半导体器件的制造工序以如下的方式避免核 心区域中的位线图案化的缺点即，使形成于核心区域中的位线能够如晶胞区域一样具有 规则形式的图案。根据本专利技术，一种半导体器件包括晶体管，其形成于半导体基板上；位线，其形成于所述晶体管的上方；位线触点插塞，其将所述晶体管的第一接面区域连接至所述位线；以及金属插塞，其将所述晶体管的第二接面区域连接至金属线或金属线触点插塞。 优选的是，所述晶体管是形成于核心和外围区域中的晶体管。 优选的是，所述第二接面区域是源极接面区域或栅极接面区域。 优选的是，所述金属插塞的上部与相邻位线的上部的一部分或整个部分重叠。 优选的是，所述位线与相邻位线的间隙是恒定的。 优选的是，所述位线形成为线条类型。 优选的是，所述金属插塞由鸨(W)、铝(Al)、铜(Cu)和这些金属的合金中一者来形 成。 优选的是，所述金属插塞包括第一金属插塞，其形成于所述第二接面区域的上 方，并连接至所述第二接面区域；以及第二金属插塞，其将所述第一金属插塞连接至所述金 属线或所述金属线触点插塞。 优选的是，所述第一金属插塞以与所述位线触点插塞的材料相同的材料来形成。 优选的是，所述第二金属插塞由钨(W)、铝(Al)、铜(Cu)和这些金属的合金中一者 来形成。 优选的是，所述半导体器件还包括硅化物膜，其形成于所述金属插塞和所述第二 接面区域的接触表面中。 优选的是，所述硅化物膜是TiSi2膜、TiNSi2膜和CoSi2膜中之 根据本专利技术的第一实施例，一种制造半导体器件的方法包括在半导体基板上形成包括晶体管的第一层间绝缘层；形成与所述第一层间绝缘层内的晶体管的第一接面区域连接的位线触点插塞；在所述第一层间绝缘层的上部上形成包括位线的第二层间绝缘层；形成金属插塞，所述金属插塞穿过所述第一层间绝缘层和所述第二层间绝缘层而与所述晶体管的第二接面区域连接；以及形成与所述金属插塞连接的金属线触点插塞。 优选的是，形成所述金属插塞的步骤包括通过连续蚀刻所述第二层间绝缘层和所述第一层间绝缘层而形成使所述晶体管的第二接面区域露出的触点孔；在所述触点孔的下部上形成硅化物膜；以及形成用于插入所述硅化物膜的上部的金属层，从而填充所述触点孔。 优选的是，所述触点孔是通过对所述第二层间绝缘层和所述第一层间绝缘层进行 干式蚀刻来形成的。 优选的是，在形成所述触点孔的步骤中，使用如下SAC(自对准接触)蚀刻方法该 方法利用位线硬掩模膜和位线间隔物的蚀刻选择性。优选的是，形成所述硅化物膜的步骤包括在所述触点孔的表面上形成非晶金属5膜；以及通过执行热处理工序将所述非晶金属膜转变成所述硅化物膜。 优选的是，形成所述硅化物膜的步骤包括在所述触点孔的表面上形成非晶金属 膜；选择性地蚀刻所述非晶金属膜，从而使得所述非晶金属膜仅留在所述触点孔的下部； 以及通过执行热处理工序将留下的非晶金属膜转变成所述硅化物膜。 根据本专利技术的第二实施例，一种制造半导体器件的方法包括在半导体基板上形 成包括晶体管的第一层间绝缘层；在所述第一层间绝缘层内形成与所述晶体管的第一接面 区域连接的位线触点插塞、以及与所述晶体管的第二接面区域连接的第一金属插塞；在所 述第一层间绝缘层的上部上形成包括位线的第二层间绝缘层；通过蚀刻所述第二层间绝缘 层来形成与所述第一金属插塞连接的第二金属插塞；以及形成与所述第二金属插塞连接的 金属线触点插塞。 优选的是，在蚀刻所述第二层间绝缘层的步骤中，使用如下SAC(自对准接触)蚀 刻方法该方法利用位线硬掩模膜和位线间隔物的蚀刻选择性。 本专利技术的核心和外围区域的位线可以如存储晶胞区域一样形成为线条类型，从而 可以避免位线图案化的缺点。此外，由于位线形成为线条类型，因此可以在形成核心和外围 区域的位线时应用SPT工序。附图说明 图1是示出形成于传统核心区域中的图案的视图； 图2是示出形成于根据本专利技术实施例的半导体器件的核心区域中的图案的平面 图； 图3是沿着图2的线A-A'所截取的剖视图； 图4a至图4d是示出具有图3所示结构的半导体器件的制造方法的剖视图； 图5是示出根据本专利技术第二实施例的半导体器件的构造的剖视图；以及 图6a至图6c是示出具有图5所示结构的半导体器件的制造方法的剖视图7是示出根据本专利技术第三实施例的半导体器件的构造的剖视图。具体实施例方式参照附图详细描述本专利技术。在整个附图中相同或类似的部件采用相同的附图标 记。可能会省略对熟知的功能和结构的详细描述。 图2是示出形成于根据本专利技术的半导体器件的核心区域中的图案的平面图，图3 是沿着图2的线A-A'所截取的剖视图。 在形成有场隔离区域和有源区的半导体基板100上形成有栅极绝缘层(未示出)， 并且在栅极绝缘层上形成有栅极110。该栅极包括形成于栅极绝缘层上的栅电极112、形 成于本文档来自技高网...

【技术保护点】
一种半导体器件，包括：栅极，其形成于半导体基板上；形成于所述栅极的第一侧的第一接面区域和形成于所述栅极的第二侧的第二接面区域；位线，其形成于所述栅极上方并与所述第一接面区域电连接；第一金属插塞，其形成为与所述第二接面区域电连接；位线触点插塞，其设置在所述第一接面区域与所述位线之间并且使所述第一接面区域与所述位线电连接；以及第二金属插塞，其位于所述第一金属插塞上方并且与所述第一金属插塞电连接。

【技术特征摘要】
KR 2008-12-11 10-2008-0126006一种半导体器件，包括栅极，其形成于半导体基板上；形成于所述栅极的第一侧的第一接面区域和形成于所述栅极的第二侧的第二接面区域；位线，其形成于所述栅极上方并与所述第一接面区域电连接；第一金属插塞，其形成为与所述第二接面区域电连接；位线触点插塞，其设置在所述第一接面区域与所述位线之间并且使所述第一接面区域与所述位线电连接；以及第二金属插塞，其位于所述第一金属插塞上方并且与所述第一金属插塞电连接。2. 根据权利要求l所述的半导体器件，其中， 所述栅极形成于所述半导体基板的核心区域或外围区域中。3. 根据权利要求l所述的半导体器件，其中， 所述第二接面区域是源极接面区域或所述栅极。4. 根据权利要求l所述的半导体器件，其中， 所述第一金属插塞的上部与所述位线的至少一部分重叠。5. 根据权利要求l所述的半导体器件，其中，所述第二金属插塞形成于两个相邻位线之间、并且形成于所述第一金属插塞与金属线 之间。6. 根据权利要求l所述的半导体器件，其中， 所述位线具有基本上一致的宽度。7. 根据权利要求l所述的半导体器件，其中，所述第一金属插塞包含钨(W)、或铝(Al)、或铜(Cu)、或这些金属的合金。8. 根据权利要求l所述的半导体器件，其中， 所述第一金属插塞和所述第二金属插塞包含的材料彼此不同， 所述第二金属插塞是金属线触点插塞。9. 根据权利要求8所述的半导体器件，其中， 所述第一金属插塞和所述位线触点插塞包含的材料是相同的。10. 根据权利要求9所述的半导体器件，其中，所述第二金属插塞包含钨(W)、或铝(Al)、或铜(Cu)、或这些金属的合金。11. 根据权利要求1所述的半导体器件，还包括 形成于...

【专利技术属性】
技术研发人员：曹永万，徐源善，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]