半导体存储器件及其制造方法技术

本发明专利技术提供一种半导体存储器件及其制造方法，该器件在由６个ＭＯＳ晶体管所构成的静态型存储器单元中，所述ＭＯＳ晶体管具有如下构造：形成于基板，且漏极、栅极、源极配置于垂直方向，且栅极包围柱状半导体层。所述基板具备：具有第１导电型的第１活性区域及具有第２导电型的第２活性区域。构成所述活性区域的扩散层通过形成于基板表面的硅化物层彼此连接，由此而实现较小面积的ＳＲＡＭ单元。此外，通过将具有与配置于基板上的第１阱相同导电型的漏极扩散层分别由具有与第１阱相反的导电型且较第１阱为浅的第２阱及第３阱包围，而抑制往基板的漏电。本发明专利技术可实现具有极小存储器单元面积的ＣＭＯＳ型６Ｔ－ＳＲＡＭ。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器件，特别涉及一种由SRAM(StatiCRandom Access Memory，静态随机存取存储器)所构成的半导体存储器件。
技术介绍
为了实现半导体器件的高集成化、高性能化，已提出一种在半导体基板的表面 形成柱状半导体，且于其侧壁具有形成为包围柱状半导体层的栅极的纵型栅极晶体管的 SGT (Surrounding Gate Transistor，环绕式栅极晶体管)(例如日本特开平2-188966号公 报)。在SGT中是于垂直方向配置漏极、栅极、源极，因此相较于公知的平面(planar)型晶 体管，可大幅缩小占有面积。使用SGT构成LSI (大型集成电路)时，需使用由SGT的组合所构成的SRAM作为 LSI的快取(cache)用存储器。近年来，由于对于搭载于LSI的SRAM的大容量化有极强烈 的要求，因此需实现使用SGT时也具有小单元(cell)面积的SRAM。图25A及图25B分别显示日本特开平7-99311号公报的实施例所示的通过使用 SGT所设计的6个晶体管所构成的CMOS型6T-SRAM的平面图及剖面图。以此等图为参考说 明上述SRAM。位(bit)线(801a、801b)在N+扩散层形成，而接地电位配线GND在N+扩散 层802形成，电源电位配线Vcc在P+扩散层803形成。在此等扩散层上形成有构成用以存 取存储器单元(memory cell)的存取晶体管(810a、810b)、用以驱动存储器单元的驱动器 (driver)晶体管(811a、811b)、及供给电荷至存储器单元的负载晶体管(loadtransistor) (812a、812b)的柱状硅层。此外，以包围此等柱状硅层的方式形成栅极(804a、804b、804c、 804d)。存储节点(node)由配线层(807a、807b)所构成。在上述SRAM单元中，构成SRAM 的各晶体管在柱状硅层上朝纵方向形成有源极、栅极、漏极，因此可设计较小的SRAM单元。
技术实现思路
(专利技术所欲解决的问题)然而，在上述SRAM单元中，实际上有以下问题。在日本特开平7-99311号公报所记载的SRAM中，形成于SRAM单元内的电源电位 配线803及接地电位配线802形成为最小尺寸程度时，虽可实现较小单元面积，由于上述电 源电位配线803及接地电位配线802分别通过P+扩散层及N+扩散层所形成，因此此等电源 电位配线803及接地电位配线802形成为最小尺寸程度时，会成为极高电阻，而无法使SRAM 稳定动作。反之，若为了使SRAM稳定动作而将电源电位配线803及接地电位配线802的尺 寸增大，SRAM单元面积则会增加。本专利技术是有鉴于上述问题而研创，其目的在于在使用SGT的CMOS型6T-SRAM中实 现面积较小的SRAM，并且实现具有充分的动作裕度(margin)的SRAM单元。(解决问题的手段)为了实现上述目的，本专利技术的半导体存储器件具备多个分别于基板上排列6个MOS晶体管的静态型存储器单元；所述6个MOS晶体管分别具备下部扩散层，形成于基板表面区域；柱状半导体 层，形成于该下部扩散层之上；上部扩散层，形成于该柱状半导体层之上；栅极绝缘膜，以 包围该柱状半导体层的方式形成于所述柱状半导体层的侧壁；及栅极电极，以包围该栅极 绝缘膜的方式形成于该栅极绝缘膜上；该下部扩散层与该柱状半导体层与该上部扩散层于 所述基板上朝垂直方向阶层地配置；所述下部扩散层与所述上部扩散层中任一方发挥作为 源极扩散层的功能，而另一方发挥作为漏极扩散层的功能；所述6个MOS晶体管分别发挥作 为以下晶体管的功能用以存取存储器的第1及第2匪OS存取晶体管；为了保持存储器单 元的数据而驱动存储节点的第1及第2NM0S驱动晶体管；及为了保持存储器单元的数据而 供给电荷的第1及第2PM0S负载晶体管；所述第1NM0S存取晶体管、所述第1NM0S驱动晶体 管及所述第1PM0S负载晶体管彼此邻接排列；所述第2NM0S存取晶体管、所述第2NM0S驱动 晶体管及所述第2PM0S负载晶体管彼此邻接排列；在所述基板形成有与用以赋予电位至该 基板的所述多个存储器单元共通的第1阱(well)；属于所述第1NM0S存取晶体管的下部扩 散层的第1下部扩散层、属于所述第1NM0S驱动晶体管的下部扩散层的第2下部扩散层及 属于所述第1PM0S负载晶体管的下部扩散层的第3下部扩散层通过形成于该第1下部扩散 层、该第2下部扩散层及该第3下部扩散层的表面的第1硅化物(silicide)层而彼此连接； 所述彼此连接的所述第1下部扩散层、所述第2下部扩散层及所述第3下部扩散层发挥作 为用以保持存储于存储器单元的数据的第1存储节点的功能；在所述第1下部扩散层、该第 2下部扩散层及该第3下部扩散层中具有与所述第1阱相同导电型的下部扩散层的底部， 为了防止与所述第1阱的短路，形成有具有与所述第1阱相反的导电型且形成为较所述第 1阱为浅的第1漏电(leak)防止扩散层；所述第1漏电防止扩散层是与所述第1下部扩散 层、该第2下部扩散层及该第3下部扩散层中具有与所述第1漏电防止扩散层相同导电型 的下部扩散层直接连接；属于所述第2NM0S存取晶体管的下部扩散层的第4下部扩散层、属 于所述第2NM0S驱动晶体管的下部扩散层的第5下部扩散层及属于所述第2PM0S负载晶体 管的下部扩散层的第6下部扩散层通过形成于该第4下部扩散层、该第5下部扩散层及该 第6下部扩散层的表面的第2硅化物层而彼此连接；所述彼此连接的所述第4下部扩散层、 该第5下部扩散层及该第6下部扩散层发挥作为用以保持存储于存储器单元的数据的第2 存储节点的功能；在所述第4下部扩散层、所述第5下部扩散层及所述第6下部扩散层中具 有与所述第1阱相同导电型的下部扩散层的底部，为了防止与所述第1阱的短路，形成有具 有与所述第1阱相反的导电型且形成为较第1阱为浅的第2漏电防止扩散层；所述第2漏 电防止扩散层是与所述第4下部扩散层、所述第5下部扩散层及所述第6下部扩散层中具 有与所述第2漏电防止扩散层相同导电型的下部扩散层直接连接。在本专利技术的较佳方式中，还具备连接于共通的接触窗(contact)的第1NM0S驱动 器栅极配线及第1PM0S负载栅极配线，该第1NM0S驱动器栅极配线延伸自属于所述第1NM0S 驱动晶体管的所述栅极电极的第1栅极电极，而该第1PM0S负载栅极配线延伸自属于所述 第1PM0S负载晶体管的所述栅极电极的第2栅极电极；及连接于共通的接触窗的第2NM0S 驱动器栅极配线及第2PM0S负载栅极配线，该第2NM0S驱动器栅极配线延伸自属于所述第 2NM0S驱动晶体管的所述栅极电极的第3栅极电极，而该第2PM0S负载栅极配线延伸自属于 所述第2PM0S负载晶体管的所述栅极电极的第4栅极电极。6此外，在另一较佳方式中，形成所述第1NM0S驱动晶体管的所述柱状半导体层的 侧壁的周围长度，具有形成所述第1NM0S存取晶体管的所述柱状半导体层的侧壁的周围长 度以上的值，而形成所述第2NM0S驱动晶体管的所述柱状半导体层的侧壁的周围长度，具 有形成所述第2NM0S存取晶体管的所述柱状半导体层的侧壁的周围长度以上的值；或者 形成所述第1PM0S负载晶体管本文档来自技高网...

【技术保护点】
一种半导体存储器件，具备多个分别于基板上排列６个ＭＯＳ晶体管的静态型存储器单元；其特征在于，所述６个ＭＯＳ晶体管分别具备：下部扩散层，形成于基板表面区域；柱状半导体层，形成于该下部扩散层之上；上部扩散层，形成于该柱状半导体层之上；栅极绝缘膜，以包围该柱状半导体层的方式形成于所述柱状半导体层的侧壁；及栅极电极，以包围该栅极绝缘膜的方式形成于该栅极绝缘膜上；该下部扩散层与该柱状半导体层与该上部扩散层于所述基板上朝垂直方向阶层地配置；所述下部扩散层与所述上部扩散层中任一方发挥作为源２漏电防止扩散层是与所述第４下部扩散层、所述第５下部扩散层及所述第６下部扩散层中具有与所述第２漏电防止扩散层相同导电型的下部扩散层直接连接。极扩散层的功能，而另一方发挥作为漏极扩散层的功能；所述６个ＭＯＳ晶体管分别发挥作为以下晶体管的功能：用以存取存储器的第１及第２ＮＭＯＳ存取晶体管；为了保持存储器单元的数据而驱动存储节点的第１及第２ＮＭＯＳ驱动晶体管；及为了保持存储器单元的数据而供给电荷的第１及第２ＰＭＯＳ负载晶体管；所述第１ＮＭＯＳ存取晶体管、所述第１ＮＭＯＳ驱动晶体管及所述第１ＰＭＯＳ负载晶体管彼此邻接排列；所述第２ＮＭＯＳ存取晶体管、所述第２ＮＭＯＳ驱动晶体管及所述第２ＰＭＯＳ负载晶体管彼此邻接排列；在所述基板形成有与用以赋予电位至该基板的所述多个存储器单元共通的第１阱；属于所述第１ＮＭＯＳ存取晶体管的下部扩散层的第１下部扩散层、属于所述第１ＮＭＯＳ驱动晶体管的下部扩散层的第２下部扩散层及属于所述第１ＰＭＯＳ负载晶体管的下部扩散层的第３下部扩散层通过形成于该第１下部扩散层、该第２下部扩散层及该第３下部扩散层的表面的第１硅化物层而彼此连接；所述彼此连接的所述第１下部扩散层、所述第２下部扩散层及所述第３下部扩散层发挥作为用以保持存储于存储器单元的数据的第１存储节点的功能；在所述第１下部扩散层、第２下部扩散层及第３下部扩散层中具有与所述第１阱相同导电型的下部扩散层的底部，为了防止与所述第１阱的短路，形成有具有与所述第１阱相反的导电型且形成为较所述第１阱为浅的第１漏电防止扩散层；所述第１漏电防止扩散层是与所述第１下部扩散层、该第２下部扩散层及该第３下部扩散层中具有与所述第１漏电防止扩散层相同导电型的下部扩散层直接连接；属于所述第２ＮＭＯＳ存取晶体管的下部扩散层的第４下部扩散层、属于所述第２ＮＭＯＳ驱动晶体管的下部扩散层的第５下部扩散层及属于...

【技术特征摘要】
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【专利技术属性】
技术研发人员：舛冈富士雄，新井绅太郎，
申请(专利权)人：日本优尼山帝斯电子株式会社，
类型：发明
国别省市：JP[日本]