半导体封装打线用的导线结构及其结合构造制造技术

本发明专利技术公开一种半导体封装打线用的导线结构及其结合构造，所述导线结构用于半导体封装打线工艺，其包含一导线芯材及包覆于其外表面的一同质镀层，所述同质镀层的晶粒较小，可提高所述导线结构的表面硬度及拉力强度。并且，于第二打线接合时，在所述导线结构表面的同质镀层及一打线接合表面之间可产生一接触面的微结构，可提供锚固附着作用，进而增强所述导线结构与所述接合表面的接合强度，故不但能达到与现有异质镀层的导线结构相当的导线打线接合强度及拉力强度，并且能进一步降低镀层材料成本。

【技术实现步骤摘要】

本专利技术涉及一种半导体封装打线用的导线结构及其结合构造，特别是涉及一种在 半导体封装打线工艺中利用同质镀层包覆导线芯材且同质镀层的晶粒粒径小于1微米的 半导体封装打线用的导线结构及其结合构造。
技术介绍
现有半导体封装构造制造过程中，打线接合(wire bonding)技术已广泛地应用于 半导体芯片与封装基板或导线架之间的电性连接上。以半导体芯片与导线架之电性连接为 例，其目的是利用极细的导线(小于50微米)将芯片上的接点连接到导线架上之内引脚 上，进而将芯片之电路讯号传输到外界。当导线架被移送至打线位置后，应用电子影像处理 技术来确定芯片上各个接点以及每一接点所相对应之内引脚上之接点的位置，然后做打线 接合的动作。请参照图1A、1B及IC所示，其揭示一种现有的导线应用于半导体封装打线工艺 中的打线接合方法的流程示意图。当进行一芯片10与一导线架20打线接合时，以芯片 10上的接点为第一焊接点11，以导线架20的内引脚上之接点为第二焊接点21。首先，如 图IA所示，提供一焊针(capillary) 30用以输出一导线31，以及提供一电子火焰点火杆 (electronic flame offwand)(未绘示)用以在导线31的端部形成焊球(未标示)，而后 将焊球压焊在第一焊接点11上(此称为第一接合，first bond)。接着，如图IB所示，依照 设计好之路径移动焊针30，最后焊针30将导线31压焊在第二焊接点21上(此称为第二接 合，second bond)。接着，如图IC所示，拉断焊针30在第二焊接点21处的导线31，从而完 成一条导线31的打线接合动作。接着，焊针30上的导线31又再一次重新熔结形成焊球， 以开始下一条导线31之打线接合动作。在一般打线接合制造过程是以金线(gold wire)为主，但相较于金线，铜线 (copper wire)具有低成本的优势且具有较佳的导电性、导热性及机械强度，因而铜制焊线 的线径可设计得更细且散热效率较佳。然而，铜线最大的缺点在于铜金属本身容易与氧起 氧化反应。特别是，当铜线处于高温打线环境下时，铜线表面极易发生严重的氧化问题，因 而影响了铜线与半导体芯片或基板的焊垫之间的结合可靠度。为了解决上述技术问题，在使用铜线打线接合时，可于铜线外层镀上一惰性金属 层，例如钯(palladium)，以解决铜线表面发生氧化的问题。并且，此种表面具有异质镀层 (钯镀层)的导线相较于纯质无镀层的导线具有较高的导线表面硬度与拉力强度，并且此 种表面硬度较高的导线，当其与焊接点接合时(特别是指第二接合)，在接触面上可提供足 够的锚固附着力，进而提高了焊接点的强度。但是，此种表面具有异质镀层导线的成本通常相较于纯质导线的成本为高。并且， 在进行第一接合形成焊球时，因为惰性金属薄层易于所述铜线的焊球表面上产生不规则的 成分分布，而使所述焊球具有不均勻的同质、异质接合介面。结果，造成打线工艺难以控制 使第一接合的焊球结合构造具有一致性(uniform)的结合可靠度表现，因而影响打线质量(quality)以及打线工艺的可操控性。因此，有必要提供一种半导体封装打线用的导线结构及其结合构造，以解决现有 技术所存在的问题。
技术实现思路
本专利技术的主要目的是提供一种半导体封装打线用的导线结构，其用于半导体封装 打线工艺，其导线结构包含导线芯材及包覆于其外表面的同质镀层，同质镀层的材质与导 线芯材的材质相同，且同质镀层的晶粒较导线芯材的晶粒小，同质镀层可提高所述导线结 构的表面硬度及拉力强度，同时此种同质镀层导线的成本相较于异质镀层导线的成本亦可 降低。本专利技术的次要目的是提供一种半导体封装导线结合构造，其形成于半导体封装打 线工艺，其导线结构包含导线芯材及包覆于其外表面的同质镀层，同质镀层的材质与导线 芯材的材质相同，且同质镀层的晶粒较导线芯材的晶粒小，同质镀层可提高所述导线结构 的表面硬度及拉力强度，因此在第二打线接合时，可以在导线结构表面的同质镀层及打线 接合表面之间产生一接触面的微结构，以提供锚固附着作用，增强接合强度，达到与现有异 质镀层的导线结构相当的导线拉力强度与打线接合强度，并且能进一步降低镀层材料成 本。为达上述目的，本专利技术提供一种半导体封装打线用的导线结构，其用于半导体封 装打线工艺，其特征在于所述导线结构包含一导线芯材；及一同质镀层，包覆于所述导 线芯材的外表面，其中所述同质镀层的材质与所述导线芯材的材质相同，且所述同质镀层 的晶粒粒径小于1微米。在本专利技术的一实施例中，所述导线芯材是一单晶的导线芯材。在本专利技术的一实施例中，所述导线芯材是一多晶的导线芯材，且所述同质镀层的 晶粒粒径小于所述导线芯材的晶粒粒径。在本专利技术的一实施例中，所述同质镀层的晶粒粒径小于所述导线芯材的晶粒粒径 至少10倍。在本专利技术的一实施例中，所述导线芯材的直径大于或等于20微米。在本专利技术的一实施例中，所述同质镀层的厚度小于或等于1微米。在本专利技术的一实施例中 ，所述导线芯材的材质选自铜、铝、银或金，所述同质镀层 的材质与所述导线芯材的材质相同。为达上述的另一目的，本专利技术提供一种半导体封装打线用的导线结合构造，其用 于半导体封装打线工艺，其特征在于所述导线结构包含一导线芯材；及一同质镀层，包覆 于所述导线芯材的外表面，其中所述导线结构具有一结球端及一截切端，所述截切端结合 于一打线接合表面，所述同质镀层的材质与所述导线芯材的材质相同，且所述同质镀层的 晶粒小于1微米，其中所述导线芯材及所述打线接合表面之间存在由所述同质镀层形成的 一接触面微结构。在本专利技术的一实施例中，所述导线芯材是一单晶的导线芯材。在本专利技术的一实施例中，所述导线芯材是一多晶的导线芯材，且所述同质镀层的 晶粒粒径小于所述导线芯材的晶粒粒径。在本专利技术的一实施例中，所述导线芯材的材质选自铜、铝、银或金，所述同质镀层 的材质与所述导线芯材的材质相同。附图说明图IA IC 现有的导线应用于半导体封装打线工艺中的打线接合方法的流程示 意图。图2 本专利技术第一实施例的一种半导体封装打线用的导线结构的剖面图。图3A 3C 本专利技术第一实施例的一种半导体封装打线工艺中的打线接合(第一 接合，first bond)方法的流程示意图。图4A 4C 本专利技术第一实施例的一种半导体封装打线工艺中的打线接合(第二 接合，second bond)方法的流程示意图。图5 本专利技术第一实施例的一种半导体封装打线用的导线结合构造剖面图(图4C) 的局部放大图。图6 本专利技术第二实施例的一种半导体封装打线用的导线结构的剖面图。具体实施方式为让本专利技术上述目的、特征及优点更明显易懂，下文特举本专利技术较佳实施例，并配 合附图，作详细说明如下请参照图2所示，其揭示本专利技术第一实施例的一种半导体封装打线用的导线结构 的剖面图，本专利技术的一导线结构40包含一导线芯材41及包覆于其外表面的一同质镀层42， 所述同质镀层42的材质与所述导线芯材41的材质相同，并且本专利技术的所述同质镀层42的 晶粒(grain)粒径(grain size)小于所述导线芯材41的晶粒粒径。如图2所示，在本专利技术中第一实施例中，所述导线芯材41的材质可选自铜(Cu)、铝 (Al)、银(Ag)或金(Au)等，但不限于此。所述导线芯本文档来自技高网...

【技术保护点】
一种半导体封装打线用的导线结构，其用于半导体封装打线工艺，其特征在于：所述导线结构包含：一导线芯材；及一同质镀层，包覆于所述导线芯材的外表面，其中所述同质镀层的材质与所述导线芯材的材质相同，且所述同质镀层的晶粒粒径小于１微米。

【技术特征摘要】

【专利技术属性】
技术研发人员：王德峻，
申请(专利权)人：日月光封装测试上海有限公司，
类型：发明
国别省市：31[中国|上海]