具有超结结构的半导体器件及其制造方法技术

本发明专利技术涉及一种具有超结结构的半导体器件及其制造方法。其包括位于半导体基板上的元件区域和周边区域；周边区域内设置有超结结构，在周边区域最外侧形成最外ＰＮ柱对，邻近元件区域处形成最内ＰＮ柱对；最外ＰＮ柱对的深度小于周边区域内其余任意ＰＮ柱对深度；最外ＰＮ柱对的第二柱宽度小于周边区域内其余任意ＰＮ柱对的第二柱宽度；在沿由最外ＰＮ柱对指向最内ＰＮ柱对的方向上，任意一对ＰＮ柱对的深度不大于所述ＰＮ柱对与最内ＰＮ柱对间任意一对ＰＮ柱对的深度；任意一对ＰＮ柱对相对应第二柱的宽度不大于所述ＰＮ柱对与最内ＰＮ柱对间的任意一对ＰＮ柱对相对应第二柱的宽度。本发明专利技术反向耐压特性好、制造简单，制造成本低。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，尤其是一种具有超结结构的半导体器件及其制造方 法。
技术介绍
为了打破具有传统结构的垂直双扩散金属氧化物半导体功率器件(VDM0SFET) 的正向导通电阻与反向耐压之间的“硅限”，一种公知的半导体结构，即超结结构(Super Junction)被提出和广泛应用。超结结构设置于器件外延层内，通过交替设置包括具有N导 电类型柱与P导电类型柱的PN柱对形成超结结构。此外，功率半导体器件通常包括提供电流流通通道的元件区域和降低元件区域边 缘强电场，保证器件耐压的周边区域。传统的具有超结结构的功率半导体器件，在器件周边 区域也采用了超结结构，亦是通过交替设置包括具有N导电类型柱与P导电类型柱的PN柱 对而形成。并且所述周边区域内对应于P柱的深度，即在电流流通方向上由半导体基板上 部向半导体基板内延伸的距离，与元件区域P柱的深度相同且有一定距离的深度，例如N型 650V超结构VDM0SFET中，元件区域与周边区域的P柱深度会达到35-45微米。当器件处于 反向耐压状态时(对于N型器件，漏极施加正电位，栅极与源极设置为零电位)，元件区域 的PN柱对迅速耗尽，耗尽层沿着垂直于电流流通方向由元件区域向周边区域延伸，由于周 边区域亦是采用与元件区域相同深度的PN柱对，因此耗尽层继续沿着垂直于电流流通方 向由紧邻元件区域的周边区域向远离元件区域的周边区域延伸，直至周边区域最外边界处 相对应的一对PN柱。因为上述周边区域最外边界处一对PN柱的外侧，即远离元件区域的 方向，是N型半导体基板上部的N型外延层，其与N型半导体基板下部的N型衬底层具有相 等的电位，所以耗尽层会由周边区域边界处的一对PN柱下方转变原有延伸方向，沿着电流 流通的方向向半导体外延层上表面延伸，直至其表面，同时，位于耗尽层内的电势线也指向 耗尽层终止的位置。此外，由于传统的具有超结结构的高压功率半导体器件，其周边区域结构特征包 括1)、周边区域PN柱对深度与元件区域PN柱对深度相同，且深度较深；2)、周边区域各对 PN柱对的深度相同。因此，上述超结结构的半导体器件会带来以下弊端耗尽层在由周边 区域边界处一对PN柱下方向外延层表面延伸，所述耗尽层的弯曲度较大，在耗尽层转角处 及沿着电流流通方向上的一侧，耗尽层宽度较水平方向的耗尽层宽度收窄许多，导致上述 耗尽层内包围的电势线密度增大，降低了周边区域对元件区域的耐压可靠性；而如果降低 半导体器件中对应周边区域的PN柱对深度，又会影响超结结构的耐压效果，无法满足器件 耐压要求。
技术实现思路
本专利技术的目的是克服现有技术中存在的不足，提供一种具有超结结构的半导体器 件及其制造方法，其反向耐压特性好、制造简单，制造成本低。按照本专利技术提供的技术方案，所述具有超结结构的半导体器件，在所述半导体器件的俯视平面上，包括位于半导体基板上的元件区域和周边区域；所述元件区域位于半导 体基板的中心区，周边区域位于元件区域的外围，并环绕所述元件区域；在所述半导体器件 的截面上，在第一导电外延层内包括若干对具有第一导电类型的第一柱和具有第二导电类 型的第二柱；所述第一柱与第二柱沿着电流流通的方向在半导体基板内延伸；在垂直电流 流通的方向，由第一柱与第二柱所述构成的多对PN柱交替连接设置，形成超结结构；所述 超结结构存在于元件区域与周边区域；其创新在于在所述半导体器件的截面上，所述周边区域内设置有超结结构，在周边区域最外 侧形成最外PN柱对，在所述周边区域对应于邻近元件区域处形成最内PN柱对；所述最外 PN柱对远离元件区域，最内PN柱对邻近元件区域；所述最外PN柱对的深度小于周边区域 内其余任意PN柱对深度；最外PN柱对的第二柱宽度小于周边区域内其余任意PN柱对的第二柱宽度；在沿由最外PN柱对指向最内PN柱对的方向上，任意一对PN柱对的深度不大于所 述PN柱对与最内PN柱对间任意一对PN柱对的深度；任意一对PN柱对相对应第二柱的宽 度不大于所述PN柱对与最内PN柱对间的任意一对PN柱对相对应第二柱的宽度；所述第一 导电类型层包括第一导电类型衬底与第一导电类型外延层，所述第一导电类型外延层邻接 第一导电类型衬底。在所述半导体器件的截面上，所述最内PN柱对的深度不小于周边区域内其余任 意一对PN柱对的深度；所述最内PN柱对的第二柱宽度不小于周边区域内其余任意一对PN 柱对的第二柱宽度。在所述半导体器件的截面上，所述最内PN柱对的深度与元件区域相对 应的PN柱对深度相同；所述最内PN柱对的第二柱宽度与元件区域的PN柱对的第二柱宽度 相同。在所述半导体器件的截面上，所述PN柱对沿电流流通方向在半导体基板内的延伸距 离不大于半导体基板上部的第一导电类型外延层厚度。在所述半导体器件的截面上，所述元件区域包括平面型MOS结构或沟槽型MOS结 构。在所述半导体器件的截面上，所述元件区域内任意PN柱对深度和宽度均相同。所述具有超结结构的半导体器件的制造方法包括如下步骤a、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型外延 层与第一导电类型衬底；b、在所述半导体基板对应的第一导电类型外延层表面淀积硬掩膜 层；C、选择性的掩蔽和刻蚀硬掩膜层，形成多个沟槽刻蚀的硬掩膜开口，通过所述硬掩膜开 口，利用各项异性刻蚀方法在第一导电类型外延层上形成多个沟槽；e、在第一导电类型外 延层表面上淀积第二导电类型杂质，形成第二导电类型外延层，所述外延层填充在上述沟 槽内；f、对覆盖在第一导电类型外延层表面的第二导电类型外延层进行抛光和平坦化；g、 在上述半导体基板对应于第一导电类型外延层的表面上，通过常规半导体工艺，得到半导 体器件对应的元件区域与周边区域；所述元件区域包括平面型MOS结构或沟槽型MOS结构。所述硬掩膜层为LPTE0S、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅 加氮化硅。所述半导体基板的材料包括硅。所述“第一导电类型”和“第二导电类型”两者中，对于N型半导体器件，第一导电 类型指N型，第二导电类型为P型；对于P型半导体器件，第一导电类型与第二导电类型所 指的类型与N型半导体器件正好相反。本专利技术的优点1、通过适当设置器件周边区域内对应的超结结构的PN柱对深度，使周边区域对 应于在靠近元件区域的PN柱对深度，在向远离元件区域的方向上，PN柱对深度逐渐减小， 从而降低反向耐压时所产生的耗尽层弯曲度，大大改善了器件的反向耐压特性。2、通过设置具有不同硬掩膜开口距离，在第一导电类型外延层内来实现对应的不同PN柱深度，利用了沟槽各项异性干法刻蚀的机理特性，在第一导电类型外延层内得到不 同深度和宽度的沟槽，并未增加工艺制造步骤和困难度，实现了在不增加成本的前提下，优 化器件性能的目的。3、通过缩小硬掩膜开口距离的方式，在第一导电类型外延层内得到了不同宽度和 深度的沟槽，既达到了减小PN柱对深度的目的，同时又缩小了器件周边区域的尺寸，为降 低成本提供了空间。附图说明图1为本专利技术的结构示意图。图2 图7为本专利技术具体实施工艺步骤剖视图，其中图2为半导体基板的结构示意图。图3为形成不同硬掩膜开口后的剖视图。图4为形成不同深度沟槽后的剖视图。图5为形成第二导电类型外延层后的剖视图。图6为对第二导电类型外延层后的剖视图。图7为本文档来自技高网...

【技术保护点】
一种具有超结结构的半导体器件，在所述半导体器件的俯视平面上，包括位于半导体基板上的元件区域和周边区域；所述元件区域位于半导体基板的中心区，周边区域位于元件区域的外围，并环绕所述元件区域；在所述半导体器件的截面上，在第一导电外延层内包括若干对具有第一导电类型的第一柱和具有第二导电类型的第二柱；所述第一柱与第二柱沿着电流流通的方向在半导体基板内延伸；在垂直电流流通的方向，由第一柱与第二柱所述构成的多对ＰＮ柱交替连接设置，形成超结结构；所述超结结构存在于元件区域与周边区域；其特征是：在所述半导体器件的截面上，所述周边区域内设置有超结结构，在周边区域最外侧形成最外ＰＮ柱对，在所述周边区域对应于邻近元件区域处形成最内ＰＮ柱对；所述最外ＰＮ柱对远离元件区域，最内ＰＮ柱对邻近元件区域；所述最外ＰＮ柱对的深度小于周边区域内其余任意ＰＮ柱对深度；最外ＰＮ柱对的第二柱宽度小于周边区域内其余任意ＰＮ柱对的第二柱宽度；在沿由最外ＰＮ柱对指向最内ＰＮ柱对的方向上，任意一对ＰＮ柱对的深度不大于所述ＰＮ柱对与最内ＰＮ柱对间任意一对ＰＮ柱对的深度；任意一对ＰＮ柱对相对应第二柱的宽度不大于所述ＰＮ柱对与最内ＰＮ柱对间的任意一对ＰＮ柱对相对应第二柱的宽度；所述第一导电类型层包括第一导电类型衬底与第一导电类型外延层，所述第一导电类型外延层邻接第一导电类型衬底。...

【技术特征摘要】

【专利技术属性】
技术研发人员：朱袁正，叶鹏，李宗青，丁磊，
申请(专利权)人：无锡新洁能功率半导体有限公司，
类型：发明
国别省市：32[中国|江苏]