晶体管及其制作方法技术

本公开提供一种晶体管及其制作方法

【技术实现步骤摘要】
晶体管及其制作方法、存储器


[0001]本公开涉及半导体
，尤其涉及一种晶体管及其制作方法
、
存储器
。

技术介绍

[0002]随着科技的不断发展，半导体结构，尤其是存储器的应用越来越广
。
存储器包括多个晶体管，晶体管一般为金属
‑
氧化物
‑
半导体
(Metal Oxide Semiconductor
，简称
MOS)
晶体管
。MOS
晶体管通常包括源极
、
漏极，位于源极和漏极之间的沟道，与沟道相对的栅极，以及设置在栅极与沟道之间的介质层
。MOS
晶体管利用栅极所形成的电场，控制沟道内感应电荷的多少，进而改变沟道的状态，从而达到控制漏极电流的效果
。
然而，上述晶体管的反向漏电流较大，影响晶体管的性能
。

技术实现思路

[0003]鉴于上述问题，本公开实施例提供一种晶体管及其制作方法
、
存储器，降低晶体管的反向漏电流
。
[0004]根据一些实施例，本公开的第一方面提供一种晶体管，其包括：沟道，其内部形成有容纳空间；
[0005]栅极，具有相对的第一端和第二端，所述栅极的第一端位于所述容纳空间内，所述栅极的第二端位于所述容纳空间外，
[0006]介质层，位于所述栅极和所述沟道之间，绝缘隔离所述栅极和所述沟道；
[0007]源极，设置于所述沟道的一端；<br/>[0008]漏极，设置于所述沟道的另一端，且所述漏极与所述源极沿所述沟道的长度方向间隔设置；
[0009]所述源极
、
漏极和沟道的材质均为半导体材料
。
[0010]在一些可能的实施例中，所述源极和
/
或所述漏极的材质为掺杂的半导体材料
。
[0011]在一些可能的实施例中，所述源极和所述漏极的材质均为掺杂的多晶硅材料
。
[0012]在一些可能的实施例中，所述源极和所述漏极的掺杂类型与所述沟道的导电类型相匹配
。
[0013]在一些可能的实施例中，所述沟道的导电类型为
N
型，所述源极和所述漏极的掺杂类型均为
N
型重掺杂；
[0014]或者，所述沟道的导电类型为
P
型，所述源极和所述漏极的掺杂类型均为
P
型重掺杂
。
[0015]在一些可能的实施例中，所述沟道的材质包括氧化铟镓锌
、
多晶硅
、
单晶硅
、
锗化硅或者碳化硅
。
[0016]在一些可能的实施例中，所述沟道包括围成所述容纳空间的顶壁
、
底壁和侧壁，所述顶壁设置有开口，所述栅极的第二端自所述开口暴露在所述容纳空间外
。
[0017]在一些可能的实施例中，所述源极和所述漏极中的一者覆盖所述沟道的底壁，且
覆盖靠近所述底壁的部分侧壁；
[0018]所述源极和所述漏极中的另一者覆盖所述沟道的顶壁，且覆盖靠近所述顶壁的部分侧壁
。
[0019]在一些可能的实施例中，所述栅极的截面形状包括圆形
、
椭圆形
、
正方形
、
长方形
、
梯形或者十字形
。
[0020]本公开实施例提供的晶体管至少具有如下优点：
[0021]本公开实施例提供的晶体管包括沟道
、
设置于沟道的一端的源极
、
设置于沟道的另一端的漏极
、
栅极，以及位于栅极和沟道之间的介质层；其中，漏极与源极沿沟道的长度方向间隔设置，沟道内部形成有容纳空间，栅极的第一端位于容纳空间内，栅极的第二端位于容纳空间外
。
通过介质层绝缘隔离栅极和沟道，形成沟道全环绕晶体管
(Channel All Around
，简称
CAA)
，晶体管的源极
、
漏极和沟道的材质均为半导体材料，使得源极与沟道之间，以及漏极与沟道之间形成半导体
‑
半导体接触，相较于金属
‑
半导体接触，半导体
‑
半导体接触的晶体管形成无结场效应晶体管，其具有全耗尽沟道，能够克服了肖特基势垒和浮体效应，反向漏电流较小，从而提高晶体管的性能
。
此外，沟道全环绕晶体管的沟道较长，可以减轻甚至克服短沟道效应，进一步提高晶体管的性能
。
[0022]根据一些实施例，本公开第二方面提供一种存储器，其包括多个如上所述的晶体管，因而至少具有反向漏电流较小的优点
。
此外，在具体的存储器结构中，特别是在
DRAM
结构中，能够有效降低由于反复刷新引起的功耗问题，有效降低存储器整体的功耗
。
[0023]根据一些实施例，本公开第三方面提供一种晶体管的制作方法，其包括：形成叠层结构，所述叠层结构包括依次堆叠设置的第一半导体材料层
、
绝缘层和第二半导体材料层，所述第一半导体材料层和所述第二半导体材料层中的一者形成源极，另一者形成漏极；
[0024]在所述叠层结构中形成第一填充空间，所述第一填充空间贯穿所述第二半导体材料层
、
所述绝缘层，并延伸至所述第一半导体材料层；
[0025]在所述第一填充空间的侧壁和底壁形成第三半导体材料层，所述第三半导体材料层形成沟道；位于所述第一填充空间内的沟道围合成第二填充空间；
[0026]在所述第二填充空间的侧壁和底壁形成介质层，位于所述第二填充空间内的所述介质层围合成第三填充空间；
[0027]在所述第三填充空间内形成栅极，所述栅极的第一端位于所述第三填充空间内，所述栅极的第二端位于所述第三填充空间外
。
[0028]在一些可能的实施例中所述第一半导体材料层和
/
或所述第二半导体材料层的材质为掺杂的半导体材料
。
[0029]在一些可能的实施例中所述第一半导体材料层和所述第二半导体材料层的掺杂类型与所述第三半导体材料层的导电类型相匹配
。
[0030]在一些可能的实施例中所述第三半导体材料层的材质包括氧化铟镓锌
。
[0031]在一些可能的实施例中在所述第一填充空间的侧壁和底壁形成第三半导体材料层，所述第三半导体材料层形成沟道；位于所述第一填充空间内的沟道围合成第二填充空间，包括：
[0032]在所述第一填充空间的侧壁和底壁，以及所述第二半导体材料层上沉积所述第三半导体材料层；
[0033]在所述第二填充空间的侧壁和底壁形成介质层，位于所述第二填充空间内的所述介质层围合成第三填充空间，包括：
[0034]在所述第二填充本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种晶体管，其特征在于，包括：沟道，其内部形成有容纳空间；栅极，具有相对的第一端和第二端，所述栅极的第一端位于所述容纳空间内，所述栅极的第二端位于所述容纳空间外，介质层，位于所述栅极和所述沟道之间，绝缘隔离所述栅极和所述沟道；以及源极，设置于所述沟道的一端；漏极，设置于所述沟道的另一端，且所述漏极与所述源极沿所述沟道的长度方向间隔设置；所述源极
、
漏极和沟道的材质均为半导体材料
。2.
根据权利要求1所述的晶体管，其特征在于，所述源极和
/
或所述漏极的材质为掺杂的半导体材料
。3.
根据权利要求2所述的晶体管，其特征在于，所述源极和所述漏极的材质均为掺杂的多晶硅材料
。4.
根据权利要求3所述的晶体管，其特征在于，所述源极和所述漏极的掺杂类型与所述沟道的导电类型相匹配
。5.
根据权利要求4所述的晶体管，其特征在于，所述沟道的导电类型为
N
型，所述源极和所述漏极的掺杂类型均为
N
型重掺杂；或者，所述沟道的导电类型为
P
型，所述源极和所述漏极的掺杂类型均为
P
型重掺杂
。6.
根据权利要求1所述的晶体管，其特征在于，所述沟道的材质包括氧化铟镓锌
、
多晶硅
、
单晶硅
、
锗化硅或者碳化硅
。7.
根据权利要求1‑6任一项所述的晶体管，其特征在于，所述沟道包括围成所述容纳空间的顶壁
、
底壁和侧壁，所述顶壁设置有开口，所述栅极的第二端自所述开口暴露在所述容纳空间外
。8.
根据权利要求7所述的晶体管，其特征在于，所述源极和所述漏极中的一者覆盖所述沟道的底壁，且覆盖靠近所述底壁的部分侧壁；所述源极和所述漏极中的另一者覆盖所述沟道的顶壁，且覆盖靠近所述顶壁的部分侧壁
。9.
根据权利要求1‑6任一项所述的晶体管，其特征在于，所述栅极的截面形状包括圆形
、
椭圆形
、
正方形
、
长方形
、
梯形或者十字形
。10.
一种存储器，其特征在于...

【专利技术属性】
技术研发人员：刘佑铭，肖德元，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：