半导体器件及其形成方法技术

一种半导体器件，包括：纳米结构的第一堆叠件；纳米结构的第二堆叠件，与第一堆叠件水平偏移；第一源极/漏极区，邻接纳米结构的第一堆叠件；第二源极/漏极区，邻接纳米结构的第二堆叠件；壁结构，位于第一堆叠件与第二堆叠件之间并且与第一堆叠件的纳米结构间隔开；以及第一栅极结构，第一栅极结构包括：栅极介电层，包裹环绕第一堆叠件的纳米结构；和导电芯层，位于栅极介电层上，其中，第一堆叠件的一个纳米结构与壁结构之间的导电芯层的厚度在0纳米至1纳米的范围内。本申请的实施例还提供了一种形成半导体器件的方法。种形成半导体器件的方法。种形成半导体器件的方法。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本申请的实施例涉及一种半导体器件及其形成方法。

技术介绍

[0002]半导体集成电路(IC)行业经历了指数级增长。集成电路材料和设计的技术进步产生了一代又一代的集成电路，每一代的电路都比上一代更小、更复杂。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减少。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供好处。这种按比例缩小也增加了处理和制造IC的复杂性。

技术实现思路

[0003]根据本申请的实施例的一个方面，提供了一种半导体器件，包括：纳米结构的第一堆叠件；纳米结构的第二堆叠件，与第一堆叠件水平偏移；第一源极/漏极区，邻接纳米结构的第一堆叠件；第二源极/漏极区，邻接纳米结构的第二堆叠件；壁结构，位于第一堆叠件与第二堆叠件之间并且与第一堆叠件的纳米结构间隔开；以及第一栅极结构。第一栅极结构包括：栅极介电层，包裹环绕第一堆叠件的纳米结构；和导电芯层，位于栅极介电层上，其中，第一堆叠件的一个纳米结构与壁结构之间的导电芯层的厚度在0纳米至1纳米的范围内。
[0004]根据本申请的实施例的另一个方面，提供了一种形成半导体器件的方法，包括：形成纳米结构的第一堆叠件和纳米结构的第二堆叠件；在第一堆叠件和第二堆叠件上方形成牺牲栅极结构；形成第一源极/漏极区和第二源极/漏极区，第一源极/漏极区邻接第一堆叠件，并且第二源极/漏极区邻接第二堆叠件；通过去除牺牲栅极结构来形成栅极沟槽；在栅极沟槽中形成壁结构；以及形成栅极结构，栅极结构包裹环绕第一堆叠件和第二堆叠件并且邻接壁结构，其中，栅极结构和壁结构的上表面基本上共面。
[0005]根据本申请的实施例的又一个方面，提供了一种半导体器件，包括：纳米结构的第一堆叠件；与第一堆叠件水平偏移的纳米结构的第二堆叠件；第一源极/漏极区，邻接纳米结构的第一堆叠件；第二源极/漏极区，邻接纳米结构的第二堆叠件；壁结构，位于第一堆叠件与第二堆叠件之间并且通过第一开口与第一堆叠件的纳米结构间隔开；侧壁间隔件，从第一堆叠件延伸到第二堆叠件；以及第一栅极结构，第一栅极结构包括栅极介电层，栅极介电层包裹环绕第一堆叠件的纳米结构并在第一开口中合并。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1A
‑
图1Z和图7是根据本公开的实施例制造的IC器件的部分的示意性俯视图和
截面侧视图。
[0008]图2A
‑
图2Z、图3A
‑
图3V、图4A
‑
图4J和图5是根据本公开实施例的处于制造的各个阶段的IC器件的中间透视图。
[0009]图6是根据各种实施例的方法的流程图。
具体实施方式
[0010]以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
[0011]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
[0012]指示相对程度的术语，如“约”、“基本上”等，应被解释为本领域普通技术人员依据的当前技术规范。
[0013]本公开通常涉及半导体器件，并且更具体地涉及场效应晶体管(FET)，诸如平面FET、三维鳍FET(FinFET)或纳米结构器件。纳米结构器件的示例包括全环栅(GAA)器件、纳米片FET(NSFET)、纳米线FET(NWFET)等。在先进技术节点中，纳米结构器件之间的有源区间距通常是均匀的，源极/漏极外延结构是对称的，并且金属栅极围绕纳米结构(例如，纳米片)的四侧。栅极
‑
漏极电容(“Cgd”)由于更大的金属栅极端盖和增加的源极/漏极外延尺寸而增加。
[0014]由于更好的栅极控制，像NSFET这样的纳米结构器件体系结构的短沟道特性已经改善了，而减小金属栅极端盖可以预期性能增益(例如，AC降低)。此外，减小的金属栅极端盖可以推动有源区间距按比例缩小，从而减小单元高度。用于端盖减小的侧金属栅极的直接蚀刻可引起严重的高阈值电压(Vt)和Vt变化。因此，单元高度受限于最小部件尺寸均匀性和金属栅极隔离光刻的覆盖偏移。
[0015]本公开的实施例提供了一种形成自对准栅极隔离壁的方法，该方法能够实现密度按比例缩放和器件AC减小而不损失短沟道控制。在实施例中，在替换栅极工艺中形成栅极隔离壁，其中用金属栅极替换多晶硅栅极。栅极隔离壁可以在牺牲栅极去除之后和沟道释放(例如，SiGe去除)之前形成，并且栅极隔离壁被限制在侧壁间隔件之间和有源区域(例如，鳍)之间，从而形成叉片结构。由于HK合并于端盖中，所以高k栅极电介质在纳米片周围延伸，使得端盖中的金属栅极的功函金属是可选的。在一些实施例中，功函金属(WFM，work
‑
function metal)填充在端盖中至小于1纳米(nm)的厚度。顶部功函金属(即，在顶部纳米片上方)的厚度与片间(inter
‑
sheet)功函金属厚度相同。
[0016]上述技术特征允许单元高度减小(例如，由于有源区空间减小)、单元电容(Ccell)减小、功率效率(Δpeff)提高(由于叉片结构和高k栅极电介质完全环绕GAA状轮廓)。由于顶部功函金属的厚度与片间功函金属的厚度相同，所以纳米片之间的性能(例如Vt)更加均匀。因为壁被限制在侧壁间隔件之间，所以源极/漏极接触件与栅极通孔短路的顾虑很低。
[0017]纳米结构晶体管结构可以通过任何合适的方法图案化。例如，可以使用一个或多个光刻工艺对结构进行图案化，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如比使用单一直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，在衬底上形成牺牲层，并使用光刻工艺将其图案化。使用自对准工艺在图案本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：纳米结构的第一堆叠件；纳米结构的第二堆叠件，与所述第一堆叠件水平偏移；第一源极/漏极区，邻接所述纳米结构的第一堆叠件；第二源极/漏极区，邻接所述纳米结构的第二堆叠件；壁结构，位于所述第一堆叠件与所述第二堆叠件之间并且与所述第一堆叠件的纳米结构间隔开；以及第一栅极结构，所述第一栅极结构包括：栅极介电层，包裹环绕所述第一堆叠件的纳米结构；和导电芯层，位于所述栅极介电层上，其中，所述第一堆叠件的一个纳米结构与所述壁结构之间的所述导电芯层的厚度在0纳米至1纳米的范围内。2.根据权利要求1所述的半导体器件，其中，所述壁结构包括：第一介电层；和第二介电层，位于所述第一介电层与所述第一堆叠件和所述第二堆叠件之间。3.根据权利要求1所述的半导体器件，还包括：隔离区；其中，所述壁结构从所述第一栅极结构的上表面延伸到所述第一栅极结构的下表面以下的水平。4.根据权利要求3所述的半导体器件，还包括：第三介电层，位于所述壁结构与所述隔离区之间。5.根据权利要求1所述的半导体器件，还包括：侧壁间隔件，从所述第一堆叠件延伸到所述第二堆叠件；其中，所述壁结构通过所述侧壁间隔件与所述第一源极/漏极区和所述第二源极/漏极区分离。6.根据权利要求1所述的半导体器件，其中，所述第一堆叠件包括：第一纳米结构；和第二纳米结构，位于所述第一纳米结构上方并且与所述第一纳米结构分离第一距离；其中，所述第一栅极结构在所述第二纳米结构上方延伸第二距离，所述第二距...

【专利技术属性】
技术研发人员：潘冠廷，江国诚，朱熙甯，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：