用于半导体集成电路的自组装图样制造技术

本发明专利技术提供了用于半导体集成电路的自组装图样和制造半导体器件的方法，该方法包括提供衬底。在衬底之上形成材料层。在材料层之上形成聚合物层。纳米部件使用聚合物层的一部分而自组装。使用纳米部件对衬底进行图样化。

【技术实现步骤摘要】

本专利技术总的来说涉及半导体器件，更具体地，涉及一种制造半导体集成电路的方法。
技术介绍
半导体集成电路(IC)工业已经经历了快速发展。IC材料和设计中的技术进步产 生了多代IC，每代均具有比前一代更小和更复杂的电路。然而，这些进步增加了处理和制 造IC的复杂性，并且对于实现的这些进步，需要IC处理和制造的类似开发。在IC演进的 过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，同时几何尺寸(即，可使 用制造处理创建的最小部件)减小。随着几何尺寸连续成比例下降，通过传统光刻处理来 图样化IC部件越来越困难。此外，更小的几何尺寸导致其他具有挑战性的问题，诸如图样 均一性和部件对准。因此，虽然用于制造半导体集成电路器件的现有方法通常适用于它们想要的目 的，但是它们不是在每个方面都令人满意。
技术实现思路
本公开的一种形式涉及一种制造半导体器件的方法。该方法包括提供衬底；在 衬底之上形成材料层；在材料层之上形成聚合物层；使用聚合物层的一部分对纳米部件进 行自组装(self-assembly)；以及使用纳米部件对衬底进行图样化。本公开的另一种形式涉及一种制造半导体器件的方法。该方法包括提供衬底； 在衬底之上形成引导层，该引导层具有凹槽；在凹槽中形成聚合物层，聚合物层具有第一和 第二组分；处理聚合物层，以利于第一和第二组分的分离；去除第二组分，从而在聚合物层 中形成开口 ；以及使开口延伸至衬底。本公开的又一种形式涉及一种制造半导体器件的方法。该方法包括提供衬底； 在衬底之上形成材料层；在材料层之上形成引导层，引导层具有在衬底的区域之上的凹槽； 在凹槽中形成聚合物层，其中，在材料层和聚合物层之间存在界面能；将聚合物层转换为具 有与界面能相关的预定结构的掩模；以及使用掩模执行图样化处理。附图说明结合附图，从以下详细的描述中更好地理解本公开的各个方面。需要强调的是，根 据工业中的标准方法，各个部件不按比例绘制。事实上，为了清楚描述，各个部件的尺寸可以任意地增加或减小。图1至图14示出了根据多个实施例的处于各个制造阶段的半导体器件的截面图。 具体实施例方式应该明白，以下公开提供了多个不同的实施例或实例，用于实现多个实施例的不 同部件。以下描述组分和布置的特定实例以简化本公开。当然，它们仅是实例，并不用于限 制本专利技术。例如，以下说明书中的在第二部件之上或上形成第一部件可以包括第一和第二 部件直接接触的实施例，也可以包括附加部件可形成在第一和第二部件之间使得第一和第 二部件可以不直接接触的实施例。另外，本公开可以在多个实例中重复使用参考标号和/ 或字母。该重复使用是为了简化和清楚的目的，其本身并不用于表明所述的多个实施例和 /或配置之间的关系。图1至图14示出了根据多个实施例的多个制造阶段期间的半导体器件100的示 意性不完整截面侧视图。半导体器件100可以为集成电路(IC)芯片、芯片上系统(SoC)或 其一部分，可包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、金属 氧化物半导体场效应晶体管(M0SFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体 管(BJT)、横向扩散的MOS(LDMOS)晶体管、高功率M0S晶体管或其他类型的晶体管。应该明 白，图1至图14已经被简化以利于对本公开专利技术思想的更好理解。参考图1A，半导体器件100A包括层105。层105在本实施例中为半导体衬底。例 如，层105可以为硅衬底。应该明白，可以广泛地限定衬底以包括多个互连层。可选地， 层105可以由一些其他合适的基本半导体(诸如金刚石或锗)、合适的化合物半导体(诸 如碳化硅、砷化铟或磷化铟)、或合适的合金半导体(诸如碳化硅锗、镓砷磷或磷化镓铟) 制成。在其他实施例中，层105可以包括非半导体材料，诸如用于薄膜晶体管液晶显示器 (TFT-LCD)器件的玻璃衬底或用于光掩模(掩模)的熔凝石英或氟化钙。在进一步的实施 例中，层105可以为包括氮化硅、氮氧化硅、氧化硅的硬掩模层。在其他实施例中，层105 可以包括多晶硅、非晶硅或三层光电抗蚀剂。在一些实施例中，层105可以包括用于多种 微电子组件的多种掺杂区域和/或介电部件，诸如互补金属氧化物半导体场效应晶体管 (CM0SFET)、成像传感器、存储器单元和/或电容元件。然后，在层105之上形成硬掩模层110。硬掩模层110包括诸如氧化硅或氮化硅的 电介质材料。可选地，硬掩模层110可包括诸如铬(Cr)的金属材料。使用诸如化学气相沉 积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或本领域已知的另一种适当技术的处理 形成硬掩模层110。硬掩模层110具有在约50纳米(nm)至约lOOnm之间的范围内的厚度 112。聚合物层115形成在硬掩模层110之上。聚合物层115包括具有聚苯乙烯组分 (PS嵌段(block))和聚甲基丙烯酸甲酯组分(PMMA嵌段)的二嵌段共聚物。聚合物层115 通过旋涂处理形成，之后为可选焙烤处理。在一个实施例中，聚合物层115中的二嵌段共聚 物由分别具有体积分数约50%和50%的PS和PMMA组分构成。可选地，PS与PMMA组分的 体积分数约为1 1.聚合物层115具有从约2. 5nm至约lOnm的范围内的厚度117，例如约 5nm0然后，聚合物层120形成在聚合物层115之上。聚合物层120包括具有PS组分和5PMMA组分的二嵌段共聚物。聚合物层120由旋涂处理形成，之后为可选焙烤处理。在一个 实施例中，聚合物层120中的二嵌段共聚物由具有体积分数分别在约70-80%和20-30% 的范围内的PS和PMMA组分构成。可选地，PS与PMMA组分的体积分数约在2. 33 1至约 4 1的范围内。聚合物层120具有范围在约15nm至约60nm的范围内的厚度122，例如约 30nm。聚合物120的溶剂极性不同于聚合物层115的溶剂极性。参考图1B，在聚合物层120上执行精致(treating)处理125。精致处理125包括 一个或多个以下处理焙烤、紫外线固化、激光退火、尖峰退火、快速加热退火、等离子体处 理、离子轰击和交联。精致处理125便于聚合物层120的PS和PMMA组分的微相分离，使得 PS和PMMA组分形成有序阵列。通过PS和PMMA组分形成的有序阵列的形状和图样可以被 称为二嵌段共聚物的形态，并且通过与聚合物层120交界的层的材料组分来确定。在图1B 所示的实施例中，与聚合物层120交界的层为聚合物层115。本质上，界面能(或者边界能)存在于聚合物层115和120之间。该界面能导致 在聚合物115与聚合物层120的PS组分或聚合物层115与聚合物层120的PMMA组分之间 存在的更大亲和力。根据哪个亲和力更大，来确定二嵌段共聚物的形态。在一个实施例中， 聚合物115的PS与PMMA组分的1 1体积分数意味着PS组分和聚合物层115之间的亲 和力基本等于PMMA组分和聚合物层115之间的亲和力。结果，所得到的二嵌段共聚物分子 的形态包括具有附着在其上的PS嵌段的丝条(strand)的圆柱形和垂直定向的PMMA嵌段。 在其他实施例中，聚合物层115可具有PS组分与PMMA组分的不同体积分数，或者由不同材 料一起构成本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：提供衬底；在所述衬底之上形成材料层；在所述材料层之上形成聚合物层；使用所述聚合物层的一部分使纳米部件自组装；以及使用所述纳米部件对所述衬底进行图样化。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李宗霖，万幸仁，张庆裕，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]