本发明专利技术提供一种半导体集成电路器件及其制造方法。在本发明专利技术的预金属工艺中，在蚀刻终止膜上形成臭氧ＴＥＯＳ膜后，对臭氧ＴＥＯＳ膜进行回蚀，以使栅极结构上的蚀刻终止膜暂时露出，然后，再在残存臭氧ＴＥＯＳ膜上形成等离子ＴＥＯＳ膜，并通过ＣＭＰ法对所述等离子ＴＥＯＳ膜进行平坦化。本发明专利技术是适用于绝缘膜成膜的技术、特别是对预金属（Ｐｒｅ－Ｍｅｔａｌ）层间绝缘膜的成膜等有效的技术。
【技术实现步骤摘要】
本专利技术涉及一种集成了 MISFET (Metal Insulator SemiconductorField Effect Transistor)或MOSFET(Metal Oxide Semiconductor FieldEffect Transistor)的半导体 集成电路器件及半导体集成电路器件(或半导体器件)的制造方法中，适用于绝缘膜成膜 的技术，特别是对预金属(Pre-Metal)层间绝缘膜的成膜技术等有效的技术。
技术介绍
日本公开特许公报特开平5-21620号公报(专利文献l)中，记载了在使用了 TE0S(Tetra-Ethyl-0rtho-Silicate)的TE0S-CVD (Chemical V即or D印ositon)在氧化硅 膜上涂上S0G(Spin-On-Glass)氧化硅膜并进行平坦化，再通过干蚀刻进行回蚀的技术作 为预金属层间绝缘膜成膜的技术。 日本公开特许公报特开平5-206474号公报(专利文献2)中，记载了对使用了 TEOS的TEOS-CVD氧化硅膜进行回流焊接并进行平坦化后的回蚀技术。 日本公开特许公报特开2002-110666号公报(专利文献3)中，记载了通 过HDP (High Density Plasma)形成的CVD氧化硅膜上通过P-TEOS (Plasma-TEOS)形 成CVD氧化硅膜，并对所述的通过P-TEOS形成的CVD氧化硅膜进行CMP (Chemical MechanicalPolishing)或者回蚀并进行平坦化后，将通过P-TE0S形成的CVD氧化硅膜作为 覆盖膜(C即Film)的技术。 日本公开特许公报特开2000-208624号公报(专利文献4)中，记载了预金属层间 绝缘膜的形成技术，这是通过使用了 03-TEOS的等离子CVD法来形成氧化硅膜，然后再通 过CMP法对上述氧化硅膜进行抛光，直到栅极电极的导电层露出为止，而且，还通过使用了 PH3-SiH4-02的CVD法在其上形成氧化硅膜的技术。 日本公开特许公报特开平7-147281号公报(专利文献5)及日本公开特许公报特 开3-194932号公报(专利文献6)中，通过使用了 03-TEOS的CVD法在布线间形成氧化硅 膜，之后又通过回蚀或CMP法除去上述氧化硅膜，直到露出上述布线的上部为止，而且，又 通过使用了 TEOS的等离子CVD法在之上形成氧化硅膜的技术。 日本公开特许公报特开平7-221179号公报(专利文献7)中，记载了用03-TEOS NSG硅膜(堆积时产生In-situ回焊)嵌入并形成等离子CVD的氧化硅膜后，再通过CMP法 进行平坦化的技术。 《专利文献1》 日本公开特许公报特开平5-21620号公报 《专利文献2》 日本公开特许公报特开平5-206474号公报 《专利文献3》 日本公开特许公报特开2002-110666号公报 《专利文献4》7 日本公开特许公报特开2000-208624号公报 《专利文献5》 日本公开特许公报特开平7-147281号公报 《专利文献6》 日本公开特许公报特开平3-194932号公报 《专利文献7》 日本公开特许公报特开平7-221179号公报
技术实现思路
作为半导体集成电路器件的预金属层间绝缘膜的构成法，一般的做法如下在 通过臭氧TE0S形成的氧化硅膜(在不会造成理解混乱时，以下简称"臭氧TE0S膜"或者 "03-TE0S膜")等嵌入特性良好的CVD氧化硅类绝缘膜成膜后，再层压通过CMP耐刮性良好 的等离子TE0S形成的氧化硅膜(在不会造成理解混乱时，以下简称"等离子TE0S膜"或者 "P-TE0S膜")等，并进行平坦化。另外，还可用嵌入特性良好的通过HDP形成的CVD氧化硅 膜来代替由臭氧TE0S形成的氧化硅膜及由等离子TE0S形成的氧化硅膜等。 但是，本案专利技术人经过研究发现，前面所述的技术中，在接触孔的形成步骤中，被 覆盖绝缘膜所覆盖的预金属层间绝缘膜中的裂纹(crack) —旦露出于接触孔内，会造成 屏蔽金属进入从而导致短路不良的产生等。产生裂纹的原因是由于栅极结构上部的等离 子TE0S膜一变薄，就会造成CMP的应力集中到较为柔软的质地即臭氧TE0S膜上的等离子 TEOS膜。本案专利技术人经研究发现，这是由于臭氧TEOS膜的成膜温度的低温化而引发的显著 的问题。 另一方面，后者所述的技术中，除了由于膜内压力对晶体管特性造成的不良影响 之外，还存在在成膜初期生成富硅的难以蚀刻的膜的问题。 另外，在专利文献1、5、6中，并没有考虑到由于TE0S-CVD膜的低温化而导致膜的强度降低的问题，专利文献2、7中，由于TE0S-CVD膜是通过回蚀处理形成的，所以也没有考虑到因低温化而导致膜的强度降低的问题，专利文献3、4中，由于使用的是等离子处理后的氧化膜，所以也没有考虑到因低温化而导致膜的强度降低的问题等。 为解决上述课题而进行了本专利技术研究。 本专利技术的目的在于提供一种高可靠性的半导体集成电路器件的制造工艺。 本专利技术的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。 下面，简要说明关于本专利申请书所公开的专利技术中具有代表性的实施方式的概要。 S卩，在本专利技术的预金属工艺中，在蚀刻终止膜上形成臭氧TEOS膜后，对臭氧TEOS膜进行蚀刻，以使栅极结构上的蚀刻终止膜暂时露出，之后，再在残留的臭氧TE0S膜上形成等离子TE0S膜，并通过CMP法对所述等离子TE0S膜进行平坦化。 下面简要说明关于本专利申请书中所公开的专利技术所获得的效果。 S卩，在预金属工艺中，在蚀刻终止膜上形成臭氧TE0S膜后对臭氧TE0S膜进行回蚀，以使栅极结构上的蚀刻终止膜暂时露出，之后，在残留的臭氧TE0S膜上形成等离子TEOS膜，并通过CMP法对所述等离子TEOS膜进行平坦化，由于栅极结构上部的等离子TEOS 膜的质地为比较坚硬的蚀刻终止膜，所以可避免CMP应力集中的问题。即可由此提高CMP 的磨削方向(与Si衬底的主面平行的方向)上应力集中的栅极结构上部的机械强度。附图说明 图1是一器件剖面图，所示的是采用本专利技术实施方式的半导体集成电路器件的制 造方法所制造的一例器件的剖面结构。 图2是一工艺流程框图，所示的是本专利技术实施方式之一的半导体集成电路器件的 制造方法(镍硅化物工艺)中的工艺流程。 图3是一工艺剖面流程图，所示的是本专利技术实施方式之一的半导体集成电路器件 的制造方法(镍硅化物工艺)中的工艺剖面流程(源极和漏极区域及栅电极上表面的硅化 物化工艺)。 图4是一工艺剖面流程图，所示的是本专利技术实施方式之一的半导体集成电路器件的制造方法(镍硅化物工艺)中的工艺剖面流程(臭氧TEOS膜成膜工序)。 图5是一工艺剖面流程图，所示的是本专利技术实施方式之一的半导体集成电路器件的制造方法(镍硅化物工艺)中的工艺剖面流程(臭氧TEOS回蚀工序)。 图6是一工艺剖面流程图，所示的是本专利技术实施方式之一的半导体集成电路器件的制造方法(镍硅化物工艺)中的工艺剖面流程(等离子TEOS膜成膜工序)。 图7是一工艺剖面流程图，所示的是本专利技术实施方式之一的半导体集成电路器件的制造方法(镍硅化物工艺)中的工艺剖面流程(等离子TEOS膜CMP工序开始时)。 图8是一工艺剖面流程图本文档来自技高网...
【技术保护点】
一种半导体集成电路器件的制造方法，包括以下步骤：（ａ）在半导体晶片的第一主面上形成包括多晶硅栅电极的多个ＭＩＳＦＥＴ的栅极结构；（ｂ）在上述半导体晶片第一主面的各个栅极结构的两侧附近形成源极和漏极区域；（ｃ）在上述步骤（ａ）和上述步骤（ｂ）之后，对上述源极和漏极区域的上表面进行硅化物化；（ｄ）在上述半导体晶片的上述第一主面上形成蚀刻终止膜，其中，上述半导体晶片的上述第一主面包括上述硅化物化后的上述源极和漏极区域的上述上表面；（ｅ）在上述蚀刻终止膜上形成预金属层间绝缘膜的一部分即形成通过使用了臭氧和ＴＥＯＳ的热ＣＶＤ形成的第一氧化硅膜；（ｆ）通过对上述第一氧化硅膜进行蚀刻来使上述蚀刻终止膜在各栅极结构上露出；（ｇ）在上述步骤（ｆ）之后，在上述蚀刻终止膜的露出部分和上述第一ＣＶＤ氧化硅膜的残留部分上形成上述预金属层间绝缘膜的一部分，即形成通过使用了ＴＥＯＳ的等离子ＣＶＤ形成的第二氧化硅膜；以及（ｈ）对上述第二氧化硅膜的上表面进行第一化学机械抛光处理。
【技术特征摘要】
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【专利技术属性】
技术研发人员：杉山雅夫，金子义之，近藤由宪，平泽贤齐，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]
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