一种超结MOSFET的制备方法技术

本发明专利技术公开了一种超结MOSFET的制备方法，S1、准备基底和底座材料；S2、构建N型漂移区；S3、堆叠栅极；S4、制造沟槽栅；S5、引入低掺杂层或本征层；S6、衬底掺杂；S7、金属化和封装，本发明专利技术通过优化超结MOSFET的制备过程，优化沟槽制造过程中的腐蚀步骤，从而减少制备难度。同时，引入低掺杂层或本征层能够降低漂移区的横向电场，提高器件的耐压能力。沟槽栅结构有利于降低比导通电阻，并且位于P柱与N柱之间的低掺杂层或本征层包裹沟槽栅底部拐角处，也有助于降低拐角处电场，提高器件的耐压和可靠性。提高器件的耐压和可靠性。提高器件的耐压和可靠性。

【技术实现步骤摘要】
一种超结MOSFET的制备方法


[0001]本专利技术涉及半导体器件制造
，尤其是一种超结MOSFET的制备方法。

技术介绍

[0002]超结MOSFET 在耐压层引入高浓度等量异型电荷，满足电荷平衡，产生二维场，将场优化从表面引入体内，增加了器件的耐压并大大降低了器件的导通电阻。为了实现更低的比导通电阻，超结器件的发展趋势是不断提高PN柱掺杂浓度。但是，由于超结MOSFET 漂移区电场可以看成横向电场和纵向电场的叠加，因此在P、N 柱较高浓度掺杂的情况下，超结器件的击穿电压也会受横向电场峰值的限制。如果横向电场峰值超过了临界击穿电场Ec，则器件会发生横向击穿。因此，当纵向电场优化后，横向电场就成为提高超结器件耐压的瓶颈。受到PN柱之间横向击穿的限制，提高PN柱掺杂浓度就需要缩小PN 柱横向尺寸，目前最先进的超结器件，其元胞pitch已下降到接近5μm。在这种情况下，如采用挖槽填充工艺，挖槽深宽比将达到甚至超过10：1，器件的制备更加困难。

技术实现思路

[0003]本专利技术为了解决上述存在的技术问题，提供一种超结MOSFET的制备方法。
[0004]本专利技术的技术方案是这样实现的：一种超结MOSFET的制备方法，包括以下步骤：S1、准备基底和底座材料：准备氧化锆基底材料，并进行表面清洁和处理；S2、构建N型漂移区：通过在衬底上进行N型掺杂，形成N型漂移区，掺杂过程通常使用离子注入或扩散工艺；S3、堆叠栅极：在漂移区上方沉积多层栅极材料，包括绝缘层和金属电极，绝缘层通常是二氧化硅或高介电常数的材料；S4、制造沟槽栅：使用光刻和湿法腐蚀技术在栅极上创建沟槽结构，这些沟槽被用来引入高浓度异形电荷，并将二维场从表面引入器件内部；S5、引入低掺杂层或本征层：在P柱与N柱之间引入低掺杂层或本征层，以降低漂移区的横向电场，掺杂层通常是通过离子注入或扩散工艺实现的；S6、衬底掺杂：在衬底上进行掺杂，形成P+和N+型区域，用作源和漏；S7、金属化和封装：在器件上金属化，以形成电极和联系，然后进行封装，以保护器件并提供引脚接口。
[0005]所述S1中氧化锆基底厚度为在280μm。
[0006]所述S2中N型漂移区掺杂浓度为10^15/cm^3到10^16/cm^3之间，掺杂深度约为2μm到10μm。
[0007]所述S3中绝缘层为二氧化硅，其厚度为100nm到500nm。金属电极通常是铝或铜，其厚度约为0.5μm到1μm。
[0008]所述S4中沟槽的深度通常在0.2μm到0.5μm之间，宽度与深度的比例1：10；所述S5中掺杂层掺杂浓度在10^13/cm^3到10^14/cm^3之间，掺杂层的厚度约为
0.1μm到0.3μm。
[0009]所述S6中P+区域的掺杂浓度通常在10^19/cm^3到10^20/cm^3之间，厚度约为0.5μm到1μm；N+区域的掺杂浓度通常在10^19/cm^3到10^20/cm^3之间，厚度约为0.2μm到0.5μm。
[0010]所述S4中沟槽的制造方法包括以下步骤：SS1、湿法腐蚀：将经过光刻处理的器件放入腐蚀液中，使用氢氧化钠（NaOH）或氢氧化铜（CuOH），腐蚀液的浓度为0.8 M至3M，腐蚀液的温度为55℃到65℃；SS2、控制腐蚀时间：通过控制腐蚀的时间，可以使沟槽达到所需的深度，根据腐蚀液浓度与腐蚀液温度调整腐蚀时间；SS3、清洗和去除光刻胶：腐蚀完成后，需要对器件进行适当的清洗，以去除残留的腐蚀液和光刻胶。
[0011]有益效果
[0012]本专利技术通过优化超结MOSFET的制备过程，优化沟槽制造过程中的腐蚀步骤，从而减少制备难度。同时，引入低掺杂层或本征层能够降低漂移区的横向电场，提高器件的耐压能力。沟槽栅结构有利于降低比导通电阻，并且位于P柱与N柱之间的低掺杂层或本征层包裹沟槽栅底部拐角处，也有助于降低拐角处电场，提高器件的耐压和可靠性。
附图说明
[0013]图1为本专利技术一种超结MOSFET的制备方法的流程图。
具体实施方式
[0014]为使得本专利技术的目的、特征、优点能够更加的明显和易懂，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，下面所描述的实施例仅仅是本专利技术一部分实施例，而非全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。
[0015]如图1所示，一种超结MOSFET的制备方法，包括以下步骤：S1、准备基底和底座材料：准备氧化锆基底材料，并进行表面清洁和处理；S2、构建N型漂移区：通过在衬底上进行N型掺杂，形成N型漂移区，掺杂过程通常使用离子注入或扩散工艺；S3、堆叠栅极：在漂移区上方沉积多层栅极材料，包括绝缘层和金属电极，绝缘层通常是二氧化硅或高介电常数的材料；S4、制造沟槽栅：使用光刻和湿法腐蚀技术在栅极上创建沟槽结构，这些沟槽被用来引入高浓度异形电荷，并将二维场从表面引入器件内部；这有助于提高MOSFET的耐压能力和导通电阻。
[0016]S5、引入低掺杂层或本征层：在P柱与N柱之间引入低掺杂层或本征层，以降低漂移区的横向电场，掺杂层通常是通过离子注入或扩散工艺实现的；这有助于提高超结MOSFET的耐压。
[0017]S6、衬底掺杂：在衬底上进行掺杂，形成P+和N+型区域，用作源和漏；这有助于形成电子和空穴注入的区域。
[0018]S7、金属化和封装：在器件上金属化，以形成电极和联系，然后进行封装，以保护器件并提供引脚接口。
[0019]所述S1中氧化锆基底厚度为在280μm。
[0020]所述S2中N型漂移区掺杂浓度为10^15/cm^3到10^16/cm^3之间，掺杂深度约为2μm到10μm。
[0021]所述S3中绝缘层为二氧化硅，其厚度为100nm到500nm。金属电极通常是铝或铜，其厚度约为0.5μm到1μm。
[0022]所述S4中沟槽的深度通常在0.2μm到0.5μm之间，宽度与深度的比例1：10；所述S5中掺杂层掺杂浓度在10^13/cm^3到10^14/cm^3之间，掺杂层的厚度约为0.1μm到0.3μm。
[0023]所述S6中P+区域的掺杂浓度通常在10^19/cm^3到10^20/cm^3之间，厚度约为0.5μm到1μm；N+区域的掺杂浓度通常在10^19/cm^3到10^20/cm^3之间，厚度约为0.2μm到0.5μm。
[0024]所述S4中沟槽的制造方法包括以下步骤：SS1、湿法腐蚀：将经过光刻处理的器件放入腐蚀液中，使用氢氧化钠（NaOH）或氢氧化铜（CuOH），腐蚀液的浓度为0.8 M至3M，腐蚀液的温度为55℃到65℃；SS2、控制腐蚀时间：通过控制腐蚀的时间，可以使沟槽达到所需的深度，根据腐蚀液浓度与腐蚀液温度调整腐蚀时间；SS3、清洗和去除光刻胶：腐蚀完成后，需要对器件进行适当的清洗，以去除残留的腐蚀液和光刻胶。
[0025]实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种超结MOSFET的制备方法，其特征在于：包括以下步骤：S1、准备基底和底座材料：准备氧化锆基底材料，并进行表面清洁和处理；S2、构建N型漂移区：通过在衬底上进行N型掺杂，形成N型漂移区，掺杂过程通常使用离子注入或扩散工艺；S3、堆叠栅极：在漂移区上方沉积多层栅极材料，包括绝缘层和金属电极，绝缘层通常是二氧化硅或高介电常数的材料；S4、制造沟槽栅：使用光刻和湿法腐蚀技术在栅极上创建沟槽结构，这些沟槽被用来引入高浓度异形电荷，并将二维场从表面引入器件内部；S5、引入低掺杂层或本征层：在P柱与N柱之间引入低掺杂层或本征层，以降低漂移区的横向电场，掺杂层通常是通过离子注入或扩散工艺实现的；S6、衬底掺杂：在衬底上进行掺杂，形成P+和N+型区域，用作源和漏；S7、金属化和封装：在器件上金属化，以形成电极和联系，然后进行封装，以保护器件并提供引脚接口。2.根据权利要求1所述的一种超结MOSFET的制备方法，其特征在于：所述S4中沟槽的深度通常在0.2μm到0.5μm之间，宽度与深度的比例1：10。3.根据权利要求1所述的一种超结MOSFET的制备方法，其特征在于：所述S1中氧化锆基底厚度为在280μm。4.根据权利要求1所述的一种超结MOSFET的制备方法，其特征在于：所述S2中N型漂移区掺杂浓度为10^15/cm^3到10^16/cm^...

【专利技术属性】
技术研发人员：李伟，高苗苗，
申请(专利权)人：深圳市冠禹半导体有限公司，
类型：发明
国别省市：