一种SGTMOSFET生产工艺制造技术

本发明专利技术提供了一种SGT MOSFET生产工艺，该工艺包括：在外延衬底上蚀刻出沟槽；环绕沟槽的侧壁沉积出一介质层，并在介质层的内部填充第一多晶硅；分别对介质层以及第一多晶硅进行刻蚀，以使介质层的高度略高于第一多晶硅的高度，并通过热氧化同时在第一多晶硅的表面以及沟槽的侧壁形成栅氧化层；在栅氧化层内填充第二多晶硅，以使第二多晶硅和所述栅氧化层形成对应的栅极。本发明专利技术的有益效果是：通过上述方式能够减小栅极与外延衬底的交叠面积，又因为电容的大小与交叠面积成正比，从而能够有效的减小栅漏电容cgd的大小，另外，本申请还能够同时有效的减小栅极与多晶硅两者之间的交叠面积，同理，能够同时有效的减小栅源电容cgs的大小。小。小。

【技术实现步骤摘要】
一种SGT MOSFET生产工艺


[0001]本专利技术涉及半导体
，特别涉及一种SGT MOSFET生产工艺。

技术介绍

[0002]在现有的半导体
中，现有的SGT（Shielded Gate Transistor） MOSFET（Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor）结构具有电荷耦合效应，其中，在传统的沟槽MOSFET器件PN结垂直耗尽的基础上引入了水平耗尽，即将器件的电场由三角形分布改变为近似矩形分布，从而在采用同样掺杂浓度的外延材料规格的情况下，器件可以获得更高的击穿电压。另外，较深的沟槽深度可以利用更多的硅体积来吸收EAS能量，所以SGT在雪崩时可以做得更好，更能承受雪崩击穿和浪涌电流。因此在开关电源，电机控制，动力电池系统等应用领域中，SGT MOSFET配合先进的封装非常有助于提高系统的效能以及功率密度。
[0003]其中，现有技术在挖好沟槽后，大部分先通过热氧形成侧壁OX，然后向沟槽填充POLY（多晶硅），以将POLY往下蚀刻，然后再用湿法蚀刻去除侧壁的OX，氧化生成GATE OX后再填充POLY得到GATE，此种工艺得到的SGT是一种“帽子型”结构，即会在屏蔽栅的上方两侧形成天然的GATE PLOY，并且由于交叠面积较大，会导致SGT产生较大的寄生电容。
[0004]在现有的功率MOSFET的高频应用中，无论是导通电阻，还是开关损耗都要尽可能的降低，然而，器件中的寄生电容是影响开关速度的重要原因之一，其中，栅漏电容Cgd与栅源电容Cgs是影响开关速度的重要指标，从而减小Cgd与Cgs将会直接提升功率MOSFET在高频应用中的性能。
[0005]因此，针对现有技术的不足，提供一种能够显著减小SGT寄生电容的SGT MOSFET生产工艺很有必要。

技术实现思路

[0006]基于此，本专利技术的目的是提供一种SGT MOSFET生产工艺，以提供一种能够显著减小SGT寄生电容的SGT MOSFET生产工艺。
[0007]本专利技术实施例一方面提出了一种SGT MOSFET生产工艺，所述工艺包括以下步骤：在外延衬底上蚀刻出沟槽；环绕所述沟槽的侧壁沉积出一介质层，并在所述介质层的内部填充第一多晶硅；分别对所述介质层以及所述第一多晶硅进行刻蚀，以使所述介质层的高度略高于所述第一多晶硅的高度，并通过热氧化同时在所述第一多晶硅的表面以及所述沟槽的侧壁形成栅氧化层；在所述栅氧化层内填充第二多晶硅，以使所述第二多晶硅和所述栅氧化层形成对应的栅极。
[0008]本专利技术的有益效果是：通过上述方式能够减小栅极与外延衬底的交叠面积，又因为电容的大小与交叠面积成正比，从而能够有效的减小栅漏电容cgd的大小，另外，本申请
还能够将栅极与多晶硅之间的交叠区域由半包围的圆弧调整为相对平行的直线，从而能够同时有效的减小栅极与多晶硅两者之间的交叠面积，同理，能够同时有效的减小栅源电容cgs的大小，有利于SGT大范围的使用。
[0009]优选的，所述在外延衬底上蚀刻出沟槽的步骤之前，所述工艺还包括：在所述外延衬底的上表面依次沉积第一氧化层、氮化硅层以及第二氧化层，以形成对应的ONO结构。
[0010]优选的，所述环绕所述沟槽的侧壁沉积出一介质层的步骤包括：通过热氧化环绕所述沟槽的侧壁形成一热氧化层，并将所述热氧化层设置为所述介质层，其中，所述热氧化层的厚度为5600A
‑
6500A。
[0011]优选的，所述分别对所述介质层以及所述第一多晶硅进行刻蚀，以使所述介质层的高度略高于所述第一多晶硅的高度的步骤包括：通过湿法刻蚀将所述介质层蚀刻预设深度，并将所述第一多晶硅蚀刻至低于所述介质层0.2μm
‑
0.24μm高度的位置处，其中，所述预设深度为1μm
‑
1.2μm。
[0012]优选的，所述分别对所述介质层以及所述第一多晶硅进行刻蚀，以使所述介质层的高度略高于所述第一多晶硅的高度的步骤包括：将所述第一多晶硅蚀刻预设深度，并通过干法刻蚀将所述介质层蚀刻至高于所述第一多晶硅0.2μm
‑
0.24μm高度的位置处，其中，所述预设深度为1μm
‑
1.2μm。
[0013]优选的，所述栅氧化层的生长厚度为400A
‑
600A。
[0014]优选的，所述第二多晶硅的填充厚度为1.2μm
‑
1.4μm。
[0015]优选的，所述在所述栅氧化层内填充第二多晶硅，以使所述第二多晶硅和所述栅氧化层形成对应的栅极的步骤之后，所述工艺还包括：在形成所述栅极之后，完全去除所述ONO结构。
[0016]本专利技术的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。
附图说明
[0017]图1为本专利技术一实施例提供的SGT MOSFET生产工艺的流程图；图2为本专利技术另一实施例提供的SGT MOSFET生产工艺的流程图。
[0018]如下具体实施方式将结合上述附图进一步说明本专利技术。
具体实施方式
[0019]为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的若干实施例。但是，本专利技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本专利技术的公开内容更加透彻全面。
[0020]需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
[0021]除非另有定义，本文所使用的所有的技术和科学术语与属于本专利技术的
的
技术人员通常理解的含义相同。本文中在本专利技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本专利技术。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
[0022]在现有的功率MOSFET的高频应用中，无论是导通电阻，还是开关损耗都要尽可能的降低，然而，器件中的寄生电容是影响开关速度的重要原因之一，其中，栅漏电容Cgd与栅源电容Cgs是影响开关速度的重要指标，从而减小Cgd与Cgs将会直接提升功率MOSFET在高频应用中的性能。
[0023]因此，针对现有技术的不足，提供一种能够显著减小SGT寄生电容的SGT MOSFET生产工艺很有必要。
[0024]请参阅图1至图2，所示为本专利技术第一实施例中的SGT MOSFET生产工艺，本实施例提供的SGT MOSFET生产工艺通过上述方式能够减小栅极与外延衬底的交叠面积，又因为电容的大小与交叠面积成正比，从而能够有效的减小栅漏电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SGT MOSFET生产工艺，其特征在于，所述工艺包括以下步骤：在外延衬底上蚀刻出沟槽；环绕所述沟槽的侧壁沉积出一介质层，并在所述介质层的内部填充第一多晶硅；分别对所述介质层以及所述第一多晶硅进行刻蚀，以使所述介质层的高度略高于所述第一多晶硅的高度，并通过热氧化同时在所述第一多晶硅的表面以及所述沟槽的侧壁形成栅氧化层；在所述栅氧化层内填充第二多晶硅，以使所述第二多晶硅和所述栅氧化层形成对应的栅极。2.根据权利要求1所述的SGT MOSFET生产工艺，其特征在于：所述在外延衬底上蚀刻出沟槽的步骤之前，所述工艺还包括：在所述外延衬底的上表面依次沉积第一氧化层、氮化硅层以及第二氧化层，以形成对应的ONO结构。3.根据权利要求1所述的SGT MOSFET生产工艺，其特征在于：所述环绕所述沟槽的侧壁沉积出一介质层的步骤包括：通过热氧化环绕所述沟槽的侧壁形成一热氧化层，并将所述热氧化层设置为所述介质层，其中，所述热氧化层的厚度为5600A
‑
6500A。4.根据权利要求1所述的SGT MOSFET生产工艺，其特征在于：所述分别对所述介质层以及所述第一多晶硅进行刻蚀，以使所述介质层的高度略高于所述第一多晶硅的高度的步骤包括：通过湿法刻蚀将所述介质层蚀...

【专利技术属性】
技术研发人员：谢龙，骆建辉，
申请(专利权)人：江西萨瑞半导体技术有限公司，
类型：发明
国别省市：