一种基于重离子掺杂的亚微米超结制造方法技术

本发明专利技术涉及种一种基于重离子掺杂的亚微米超结制造方法，器件结构包括漏电极、栅电极、源电极，第一导电类型重掺杂区、第二导电类型重掺杂区，第二导电类型柱区、第一导电类型柱区，第一导电类型阱区，第一介质栅氧化层、第二介质氧化层，第三介质氧化层。在N柱与器件表面结构形成后，用介质层作为硬掩膜版挖槽，在槽中用第一导电类型重离子进行侧壁注入形成亚微米级条宽的P柱，之后用多晶硅或介质进行填孔。由于重离子的扩散系数小，能够提高界面处的掺杂浓度，降低比导通电阻。且介质或多晶硅在孔中的加入能优化超结的体内电场，该制造方法能够在保持耐压优化的条件下提高掺杂浓度，降低比导通电阻。降低比导通电阻。降低比导通电阻。

【技术实现步骤摘要】
一种基于重离子掺杂的亚微米超结制造方法


[0001]本专利技术属于半导体工艺制造
，涉及一种基于重离子掺杂的亚微米超结制造方法。

技术介绍

[0002]目前，功率半导体器件已成为现代工业控制和国防装备的基础之一，其应用领域越来越广。纵向双扩散金属氧化物半导体场效应晶体管(VDMOS)是功率处理与转换的主力器件之一，具有输入阻抗高、开关速度快、损耗小、驱动功率小、频率特性好等优点，已成为目前应用最为广泛的新型功率器件。其中，超结VDMOS保持传统功率MOSFET器件优秀性能的同时，更具备了较低导通损耗这一独特优势。但是由于常规的掺磷的N型区与掺硼的N型区在高温热过程，例如外延温度1000度时，由于杂质的互扩散导致超结器件的条宽不能缩小，浓度无法进一步提高，比导通电阻较大。如何在工艺制造中提高超结VDMOS的掺杂浓度，减小元胞宽度，在保证耐压的同时进一步降低比导通电阻，是进一步发展要解决的核心问题。
[0003]本专利技术针对
技术介绍
的不足之处，提出一种基于重离子掺杂的亚微米超结制造方法。本专利技术的核心思想是解决超结器件在高温外延时本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于重离子掺杂的亚微米超结制造方法，其特征是，所述制造方法包括如下步骤：步骤1：选择具有第二导电类型重掺杂区(1)的衬底片，外延形成第二导电类型柱区(2)形成超结的N型区；步骤2：在第二导电类型柱区(2)表面通过离子注入并推结形成第一导电类型阱区(3)；步骤3：在表面制备第一介质栅氧化层(4)和栅电极(5)；步骤4：通过自对准工艺，在第一导电类型阱区(3)表面离子注入并推结形成第一导电类型重掺杂区(6)和第二导电类型重掺杂区(7)；步骤5：在表面淀积介质并通过CMP工艺平坦化形成第二介质氧化层(8)；步骤6：对第二介质氧化层(8)两侧进行刻蚀，之后以表面未刻蚀的第二介质氧化层作为硬掩膜版，对第二导电类型柱区(2)进行沟槽刻蚀，之后侧壁注入第一导电类型重离子，形成第一导电类型柱区(9)；步骤7：通过淀积工艺将侧壁注入后的留下的孔填满第三介质氧化层(10)；步骤8：在器件上表面打孔并注入金属形成源电极(11)；步骤9：背面金属化形成漏电极(12)。2.根据权利要求1所述的一种基于重离子掺杂的亚微米超结制造方法，其特征在于：步骤6中的第一导电类型重离子可以是镓，铟，铊。基于重离子扩散系数小，采用重离子可以减小杂质的扩散，优化器件电学参数。3.根据权利要求1所述的一种基于重离子掺杂的亚微米超结制造方法，其特征在于：步骤6中，沟槽刻蚀采用高深宽比的刻槽工艺，使步骤7中的孔尽可能的窄，再通过侧壁注入形成的第一导电类型柱区(9)宽度0.1～0.5微米，实现了亚微米级...

【专利技术属性】
技术研发人员：张娅林，章文通，
申请(专利权)人：无锡用芯微电子科技有限公司，
类型：发明
国别省市：