超结沟槽栅MOSFET器件及其制备方法技术

本申请提供一种沟槽栅MOSFET器件及其制备方法，其中制备方法包括：提供包含原胞区和终端区的衬底，衬底上形成有外延层，外延层中形成有沟槽栅结构；形成体区；形成第一柱体；形成第一重掺杂区；形成层间介质层；形成第一接触孔和第二接触孔；形成第二重掺杂区；形成连接第一柱体以及离子能量低于第一柱体的第二柱体；形成第一导电插塞和第二导电插塞。本申请通过借用形成第一接触孔和第二接触孔的光罩实现第二柱体离子注入，无需增加新光罩，降低器件制造成本。进一步的，本申请通过形成组合式高能量第一柱体+低能量第二柱体，可以实现原胞区柱体与体区短接避免原胞区柱体浮空，同时实现终端区柱体区浮空提高终端区的耐压。同时实现终端区柱体区浮空提高终端区的耐压。同时实现终端区柱体区浮空提高终端区的耐压。

【技术实现步骤摘要】
超结沟槽栅MOSFET器件及其制备方法


[0001]本申请涉及半导体器件制造
，具体涉及一种超结沟槽栅MOSFET器件及其制备方法。

技术介绍

[0002]沟槽栅MOSFET器件广泛用于功率转换电路，常用于功率开关器件。沟槽栅的导通电阻(R_sp)和击穿电压(BV)是其重要的参数指标之一，获得更高的击穿电压，更低的导通电阻可以提高产品的竞争力。为了改善中高压(50V～200V)沟槽栅的导通电阻，通过离子注入实现的超结
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沟槽栅概念被提了出来。
[0003]超结沟槽栅MOSFET通常包含：原胞区和终端区，以N沟道沟槽栅为例，终端区和原胞区的P
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pillar(PPL)通常均通过注入短接到P型体区，而终端的PPL短接至体区，会降低终端的BV。
[0004]为了提高终端区的耐压，目前常规的做法是：选择在终端区形成独立的浮空的PPL，以及在原胞区一次性形成浮空式PPL或者非浮空式PPL。但是，(1)若原胞区的PPL采用浮空式设计会直接影响到器件在AC工作状态下的电阻(增大导通电阻)；(2)若原胞本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽栅MOSFET器件的制备方法，其特征在于，包括：提供一衬底，所述衬底包含原胞区和终端区，所述衬底上形成有外延层，所述外延层中形成有多个相互间隔的沟槽，所述沟槽中形成有沟槽栅结构；对所述外延层进行全局离子注入以在所述沟槽栅结构之间的外延层中形成体区；对所述外延层进行选择性离子注入以在所述外延层中形成多个第一柱体，所述第一柱体不与所述体区、所述沟槽栅结构连接；对所述外延层进行选择性离子注入以在所述原胞区的所述体区中形成多个第一重掺杂区；形成层间介质层，所述层间介质层覆盖所述外延层；刻蚀所述原胞区的所述第一柱体上方的层间介质层、第一重掺杂区和部分厚度的体区以形成第一接触孔，同时，刻蚀邻近原胞区的所述终端区的第一柱体上方的层间介质层和部分厚度的体区以形成第二接触孔；对所述第一接触孔底部以及所述第二接触孔底部进行离子注入以在所述体区中形成第二重掺杂区；对所述第一接触孔底部以及所述第二接触孔底部的外延层进行离子注入以形成分别连接所述第二重掺杂区与所述第一柱体的第二柱体，其中，形成所述第二柱体的离子注入能量低于形成所述第一柱体的离子注入能量；以及，形成第一导电插塞和第二导电插塞，所述第一导电插塞填充所述第一接触孔，所述第二导电插塞填充所述第二接触孔。2.根据权利要求1所述的沟槽栅MOSFET器件的制备方法，其特征在于，在对所述外延层进行选择性离子注入以在所述外延层中形成多个第一柱体的过程中，离子注入能量为500KeV～4000KeV；离子注入剂量为5E11/cm2～2E13/cm2。3.根据权利要求1所述的沟槽栅MOSFET器件的制备方法，其特征在于，在对所述第一接触孔底部以及所述第二接触孔底部的外延层进行离子注入以形成第二柱体的过程中，离子注入能量为200KeV～1000KeV；离子注入剂量为5E11/cm2～2E13/cm2。4.根据权利要求1所述的沟槽栅MOSFET器件的制备方法，其特征在于，所述第一柱体的横向尺寸大于所述第二柱体的横向尺寸。5.根据权利要求1所述的沟槽栅MOSFET器件的制备方法，其特征在于，形成第一导电插塞和第二导电插塞的步骤包括：形成第一金属层，所述第一金属层覆盖所述第一接触孔的侧壁和底壁、第二接触孔的侧壁和底壁；形成第二金属层，所述第二金属层覆盖所述第一金属层；执行热退火工艺；形成第三金属层，所述第三金属层覆盖所述第二金属层并填充所述第一接触孔和所述第二接触孔的剩余空间；以及，去除超出所述第一接触孔、所述第二接触孔以及所述层间...

【专利技术属性】
技术研发人员：许昭昭，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：