屏蔽栅MOS器件及其制造方法技术

本发明专利技术提供一种屏蔽栅MOS器件及其制造方法，包括：提供一衬底，衬底中形成有若干沟槽；对沟槽两侧的衬底中执行第一类型离子倾斜注入，相邻沟槽之间的衬底中形成第一类型注入区；对沟槽两侧的衬底中执行第二类型离子倾斜注入，位于相邻沟槽之间的衬底中靠近两侧沟槽的区域形成第二类型注入区；在沟槽中形成自下而上间隔的屏蔽栅和多晶硅栅。本发明专利技术通过对沟槽两侧的衬底中执行两次离子倾斜注入，在衬底中形成N柱

【技术实现步骤摘要】
屏蔽栅MOS器件及其制造方法


[0001]本专利技术属于集成电路制造
，具体涉及一种屏蔽栅MOS器件及其制造方法。

技术介绍

[0002]分离栅(Shielded Gate Trench，SGT，又称为屏蔽栅)场效应晶体管(MOSFET)器件，由于其具有较低的栅漏电容、较低的导通电阻以及较高的耐压性能，相较传统MOS更有利于半导体集成电路的灵活应用。具体而言，在分离栅场效应晶体管中，通过在多晶硅栅的下方设置屏蔽栅，从而可以大幅降低栅漏电容并优化器件电场提高击穿电压，并且分离栅场效应晶体管的漂流区中还具有较高的杂质载流子浓度，相应的可以降低导通电阻。
[0003]SGT
‑
MOSFET器件具有寄生电容小、开关速度快、功率损耗低等优点，是当前中低压应用领域的主流功率器件。其相较于普通VD(Vertical Diffused，垂直扩散)
‑
MOSFET引入屏蔽栅，对漂移区内载流子辅助耗尽，达到耐压增加效果。目前受限于工艺条件及硅材料性能极限，通过降低漂移层电阻率的方式降低导通电阻变得十分困难。

技术实现思路

[0004]本专利技术的目的在于提供一种屏蔽栅MOS器件及其制造方法，本专利技术通过对沟槽两侧的衬底中先后执行两次离子倾斜注入，在衬底中形成第二类型注入区、第一类型注入区和第二类型注入区的超结结构；PN柱结构能够进一步降低漂移层电阻率，该超结结构引进了新型耗尽区域从而能够扩大SGT器件参与导通衬底上的外延层面积，并可以使用更高浓度的外延，从而降低导通电阻。
[0005]本专利技术提供一种屏蔽栅MOS器件的制造方法，包括：
[0006]提供一衬底，所述衬底中形成有若干沟槽；
[0007]对所述沟槽两侧的衬底中执行第一类型离子倾斜注入，相邻所述沟槽之间的衬底中形成第一类型注入区；
[0008]对所述沟槽两侧的衬底中执行第二类型离子倾斜注入，位于相邻所述沟槽之间的所述衬底中靠近两侧所述沟槽的区域形成第二类型注入区；于是在所述沟槽两侧的衬底中形成第二类型注入区、第一类型注入区和第二类型注入区的超结结构；
[0009]在所述沟槽中形成自下而上间隔的屏蔽栅和多晶硅栅。
[0010]进一步的，所述第一类型离子注入剂量大于所述第二类型离子注入剂量。
[0011]进一步的，所述第一类型离子倾斜注入剂量范围：2
×
10
19
个原子/cm2～9
×
10
21
个原子/cm2。
[0012]进一步的，所述第二类型离子倾斜注入剂量范围：2
×
10
13
个原子/cm2～8
×
10
15
个原子/cm2。
[0013]进一步的，所述第一类型离子倾斜注入角范围：20
°
～75
°
；所述第二类型离子倾斜注入角范围：20
°
～75
°
。
[0014]进一步的，所述沟槽两侧的衬底表面形成有隔离层，以所述隔离层为掩膜对所述
沟槽两侧的衬底分别执行所述第一类型离子倾斜注入和所述第二类型离子倾斜注入。
[0015]进一步的，在所述沟槽中形成自下而上间隔的屏蔽栅和多晶硅栅，具体包括：
[0016]形成屏蔽氧化层，所述屏蔽氧化层覆盖所述沟槽靠下部分的底部和侧壁表面，所述屏蔽氧化层具有第一空腔区域，在所述第一空腔区域形成所述屏蔽栅；
[0017]形成栅氧化层，所述栅氧化层覆盖所述屏蔽栅和所述屏蔽氧化层表面以及所述沟槽靠上部分的侧壁，所述栅氧化层具有第二空腔区域，在所述第二空腔区域形成所述多晶硅栅。
[0018]进一步的，形成所述屏蔽栅和所述多晶硅栅之后，还包括：
[0019]在所述沟槽两侧的衬底中注入所述第一类型离子形成体区；并在所述体区的两侧通过重掺杂所述第二类型离子形成源区。
[0020]本专利技术还提供一种屏蔽栅MOS器件，包括：
[0021]衬底，所述衬底中形成有若干沟槽；
[0022]所述沟槽中形成有自下而上间隔的屏蔽栅和多晶硅栅；
[0023]所述沟槽两侧的衬底中形成有第二类型注入区、第一类型注入区和第二类型注入区的超结结构；
[0024]进一步的，所述屏蔽栅MOS器件还包括：
[0025]屏蔽氧化层，所述屏蔽氧化层位于所述屏蔽栅与所述沟槽之间的间隙；
[0026]栅氧化层，所述栅氧化层位于所述屏蔽栅和所述多晶硅栅之间以及所多晶硅栅的侧壁与所述沟槽的侧壁之间。
[0027]与现有技术相比，本专利技术具有如下有益效果：
[0028]本专利技术提供一种屏蔽栅MOS器件及其制造方法，包括：提供一衬底，衬底中形成有若干沟槽；对沟槽两侧的衬底中执行第一类型离子倾斜注入，相邻沟槽之间的衬底中形成第一类型注入区；对沟槽两侧的衬底中执行第二类型离子倾斜注入，位于相邻沟槽之间的衬底中靠近两侧沟槽的区域形成第二类型注入区；于是在沟槽两侧的衬底中形成第二类型注入区、第一类型注入区和第二类型注入区的超结结构；在沟槽中形成自下而上间隔的屏蔽栅和多晶硅栅。本专利技术通过对沟槽两侧的衬底中执行两次离子倾斜注入，在衬底中形成第二类型注入区、第一类型注入区和第二类型注入区的超结结构；即N柱
‑
P柱
‑
N柱或P柱
‑
N柱
‑
P柱的超结结构，PN柱结构能够进一步降低漂移层电阻率，该超结结构引进了新型耗尽区域从而能够扩大屏蔽栅MOS器件参与导通衬底上的外延层面积，并可以使用更高浓度的外延，从而降低导通电阻。
附图说明
[0029]图1为本专利技术实施例的屏蔽栅MOS器件的制造方法流程示意图。
[0030]图2至图5为本专利技术实施例的屏蔽栅MOS器件的制造方法各步骤示意图。
[0031]其中，附图标记如下：
[0032]10
‑
衬底；11
‑
隔离层；12
‑
第一类型注入区；13
‑
第二类型注入区；14
‑
屏蔽栅；15
‑
多晶硅栅；16
‑
屏蔽氧化层；17
‑
栅氧化层；18
‑
体区；19
‑
源区；20
‑
层间介质层；V
‑
沟槽；A
‑
第一类型离子倾斜注入角；B
‑
第二类型离子倾斜注入角。
具体实施方式
[0033]以下结合附图和具体实施例对本专利技术进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目。
[0034]为了便于描述，本申请一些实施例可以使用诸如“在
…
上方”、“在
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【技术保护点】

【技术特征摘要】
1.一种屏蔽栅MOS器件的制造方法，其特征在于，包括：提供一衬底，所述衬底中形成有若干沟槽；对所述沟槽两侧的衬底中执行第一类型离子倾斜注入，相邻所述沟槽之间的衬底中形成第一类型注入区；对所述沟槽两侧的衬底中执行第二类型离子倾斜注入，位于相邻所述沟槽之间的所述衬底中靠近两侧所述沟槽的区域形成第二类型注入区；于是在所述沟槽两侧的衬底中形成第二类型注入区、第一类型注入区和第二类型注入区的超结结构；在所述沟槽中形成自下而上间隔的屏蔽栅和多晶硅栅。2.如权利要求1所述的屏蔽栅MOS器件的制造方法，其特征在于，所述第一类型离子注入剂量大于所述第二类型离子注入剂量。3.如权利要求2所述的屏蔽栅MOS器件的制造方法，其特征在于，所述第一类型离子倾斜注入剂量范围：2
×
10
19
个原子/cm2～9
×
10
21
个原子/cm2。4.如权利要求2所述的屏蔽栅MOS器件的制造方法，其特征在于，所述第二类型离子倾斜注入剂量范围：2
×
10
13
个原子/cm2～8
×
10
15
个原子/cm2。5.如权利要求1所述的屏蔽栅MOS器件的制造方法，其特征在于，所述第一类型离子倾斜注入角范围：20
°
～75
°
；所述第二类型离子倾斜注入角范围：20
°
～75...

【专利技术属性】
技术研发人员：支立明，陈洪密，刘沙沙，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：