半导体器件、光器件及半导体结构的制造方法技术

本发明专利技术实施例公开一种半导体器件、光器件及半导体结构的制造方法，其中所述制造方法包括：在衬底上形成叠层结构，所述叠层结构包括交替堆叠的功能层和牺牲层，所述功能层和所述牺牲层由相同材料构成，所述牺牲层掺杂有n型或p型杂质，且所述牺牲层的掺杂浓度大于所述功能层；从所述叠层结构中选择性地去除所述牺牲层。牲层。牲层。

【技术实现步骤摘要】
半导体器件、光器件及半导体结构的制造方法


[0001]本专利技术属于半导体
，具体涉及一种半导体器件、光器件及半导体结构的制造方法。

技术介绍

[0002]随着摩尔定律的不断推进，半导体工艺发展到3nm节点以后，环栅型（Gate All Around，GAA）晶体管被认为是鳍式场效应晶体管（FinFET）的有效替代者。在GAA制造工艺工程中，高选择性比刻蚀牺牲层的水平堆叠纳米片至关重要。业界通常是通过在Si和SiGe多层叠层中选择性地去除SiGe产生垂直叠层的Si纳米线，进而形成n型GAA
‑
FET。
[0003]然而，由于Si和SiGe之间的晶格常数（Lattice Constant）之间存在较大差异，随着Si层和SiGe层的堆叠层数不断增加，其内部应力也会不断累积，当Si层和SiGe层的堆叠层数达到一定程度时，会导致晶圆翘曲，严重时甚至会导致晶圆破裂。此外，由于Si层与SiGe层之间的晶格失配，会使得在SiGe层上外延生长的Si层的位错缺陷增大，由于Si层会作为GAA
‑
FET的沟道，Si层中的位错缺陷也会使得GAA
‑
FET的性能下降。

技术实现思路

[0004]本专利技术实施例公开了一种半导体器件、光器件及半导体结构的制造方法，以解决相关技术中堆叠层数不高且易产生位错缺陷的问题。
[0005]为了解决上述技术问题，根据第一方面，本专利技术实施例公开了一种半导体结构的制造方法，包括：在衬底上形成叠层结构，所述叠层结构包括交替堆叠的功能层和牺牲层，所述功能层和所述牺牲层由相同材料构成，所述牺牲层掺杂有n型或p型杂质，且所述牺牲层的掺杂浓度大于所述功能层；从所述叠层结构中选择性地去除所述牺牲层。
[0006]在一些可选实施方式中，所述功能层和所述牺牲层为多个，所述功能层中的至少一个的至少部分为弯曲状或弯折状；和/或所述牺牲层中的至少一个的至少部分为弯曲状或弯折状。
[0007]在一些可选实施方式中，所述衬底为平面，所述叠层结构形成在所述平面上；或者所述衬底包括波浪状表面，所述叠层结构适应性地形成在所述波浪状表面上；或者所述衬底包括从衬底本体表面凸起的凸起结构，所述叠层结构适应性地形成在所述衬底本体和所述凸起结构的表面上。
[0008]在一些可选实施方式中，所述凸起结构包括：第一凸起部，位于所述衬底本体上；第二凸起部，位于所述第一凸起部上，所述第二凸起部在所述衬底本体所处平面上的投影面积大于所述第一凸起部在所述衬底本体所处平面上的投影面积，且所述第一凸起部在所述衬底本体所处平面上的投影位于所述第二凸起部在所述衬底本体所处平面上的投影内。
[0009]在一些可选实施方式中，从所述叠层结构中选择性地去除所述牺牲层，包括：对所述叠层结构进行各向异性刻蚀，保留所述第二凸起部正下方的所述叠层结构；从所保留的所述叠层结构中选择性地去除所述牺牲层。
[0010]在一些可选实施方式中，所述功能层为非掺杂层；或者所述功能层的掺杂浓度小于5
×
10
14
cm
‑3；或者所述牺牲层的掺杂浓度大于5
×
10
14
cm
‑3；或者所述牺牲层的掺杂浓度为6
×
10
14
cm
‑3至5
×
10
21
cm
‑3。
[0011]在一些可选实施方式中，所述在衬底上形成叠层结构，包括：利用化学气相沉积工艺，在所述衬底上交替外延生长所述功能层和所述牺牲层。
[0012]在一些可选实施方式中，所述功能层和所述牺牲层的材料为硅；所述外延生长所述功能层的步骤包括：向工艺腔室内通入含硅气体；所述外延生长所述牺牲层的步骤包括：向所述工艺腔室内通入所述含硅气体和含杂质元素的气体。
[0013]在一些可选实施方式中，所述含硅气体包括SiH4、Si2H6、SiH2Cl2中的至少一个；所述含杂质元素的气体包括B2H6，或者所述含杂质元素的气体包括PH3、AsH3、SbH3、BiH3中的至少一个。
[0014]在一些可选实施方式中，所述外延生长的温度为400至750℃。
[0015]在一些可选实施方式中，所述从所述叠层结构中选择性地去除所述牺牲层，包括：利用工艺气体对所述叠层结构进行各向同性等离子体刻蚀。
[0016]在一些可选实施方式中，所述功能层和所述牺牲层的材料为硅；所述工艺气体包括含氯气体、含溴气体中的至少一个。
[0017]在一些可选实施方式中，所述含氯气体包括Cl2、HCl中的至少一个；所述含溴气体包括Br2、HBr中的至少一个；所述工艺气体还包括N2、He、Ar中的至少一个。
[0018]在一些可选实施方式中，在从所述叠层结构中选择性地去除所述牺牲层之后，还包括：对所述功能层进行氧化处理；去除所述功能层表面的氧化层。
[0019]根据第二方面，本专利技术实施例公开了一种半导体器件，包括：衬底；至少一个功能层，设置在所述衬底上，至少一个所述功能层在竖直方向上间隔设置，所述功能层中的至少一个的至少部分为弯曲状或弯折状；栅极结构，围绕各个所述功能层设置；源/漏区，分别设置在所述功能层的两侧，且与所述功能层连接。
[0020]根据第三方面，本专利技术实施例公开了一种半导体器件，包括：衬底；至少一个功能层，设置在所述衬底上，至少一个所述功能层在竖直方向上间隔设置，所述功能层由上述第一方面中任一项所述的半导体结构的制造方法得到；栅极结构，围绕各个所述功能层设置；源/漏区，分别设置在所述功能层的两侧，且与所述功能层连接。
[0021]根据第四方面，本专利技术实施例公开了一种光器件，包括：至少一个功能层，用于传输光信号，所述功能层由上述第一方面中任一项所述的半导体结构的制造方法得到。
[0022]在本专利技术实施例的半导体器件、光器件及半导体结构的制造方法中，功能层和牺牲层由相同材料构成，仅掺杂浓度存在差异，功能层和牺牲层的晶格常数几乎不存在差异，功能层和牺牲层的界面处不会出现因晶格失配而导致应力，也不会在功能层中引入位错缺陷；并且，与采用渐变牺牲层的相关技术相比，本专利技术实施例的牺牲层的厚度可以做的很薄，且制造工艺简单、堆叠层数高且产能大，本专利技术实施例的叠层结构的堆叠层数可达上百层，不会出现晶圆翘曲甚至破裂的现象。
附图说明
[0023]图1示出了相关技术中Si/SiGe叠层结构的示意图；
图2示出了本专利技术实施例的半导体结构的制造方法的流程图；图3至图9分别示出了本专利技术实施例的半导体结构的制造方法的各步骤结构示意图；图10示出了SiGe材料的晶格示意图；图11示出了掺杂P元素的Si材料的晶格示意图；图12和图13示出了本专利技术实施例的一个示例半导体结构的制造方法的各步骤结构示意图；图14和图15示出了本专利技术实施例的一个示例半导体结构的制造方法的各步骤结构示意图；图16示出了本专利技术实施例中的凸起结构的其他示例的示意图；图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包括：在衬底上形成叠层结构，所述叠层结构包括交替堆叠的功能层和牺牲层，所述功能层和所述牺牲层由相同材料构成，所述牺牲层掺杂有n型或p型杂质，且所述牺牲层的掺杂浓度大于所述功能层；从所述叠层结构中选择性地去除所述牺牲层。2.根据权利要求1所述的制造方法，其特征在于，所述功能层和所述牺牲层为多个，所述功能层中的至少一个的至少部分为弯曲状或弯折状；和/或所述牺牲层中的至少一个的至少部分为弯曲状或弯折状。3.根据权利要求1所述的制造方法，其特征在于，所述衬底为平面，所述叠层结构形成在所述平面上；或者所述衬底包括波浪状表面，所述叠层结构适应性地形成在所述波浪状表面上；或者所述衬底包括从衬底本体表面凸起的凸起结构，所述叠层结构适应性地形成在所述衬底本体和所述凸起结构的表面上。4.根据权利要求3所述的制造方法，其特征在于，所述凸起结构包括：第一凸起部，位于所述衬底本体上；第二凸起部，位于所述第一凸起部上，所述第二凸起部在所述衬底本体所处平面上的投影面积大于所述第一凸起部在所述衬底本体所处平面上的投影面积，且所述第一凸起部在所述衬底本体所处平面上的投影位于所述第二凸起部在所述衬底本体所处平面上的投影内。5.根据权利要求4所述的制造方法，其特征在于，从所述叠层结构中选择性地去除所述牺牲层，包括：对所述叠层结构进行各向异性刻蚀，保留所述第二凸起部正下方的所述叠层结构；从所保留的所述叠层结构中选择性地去除所述牺牲层。6.根据权利要求1所述的制造方法，其特征在于，所述功能层为非掺杂层；或者所述功能层的掺杂浓度小于5
×
10
14
cm
‑3；或者所述牺牲层的掺杂浓度大于5
×
10
14
cm
‑3；或者所述牺牲层的掺杂浓度为6
×
10
14
cm
‑3至5
×
10
21
cm
‑3。7.根据权利要求1至6中任一项所述的制造方法，其特征在于，所述在衬底上形成叠层结构，包括：利用化学气相沉积工艺，在所述衬底上交替外延生长所...

【专利技术属性】
技术研发人员：赵晋荣，李佳阳，杨光，董博宇，袁福顺，赵万辉，
申请(专利权)人：北京北方华创微电子装备有限公司，
类型：发明
国别省市：